Tìm hiểu một số kỹ thuật tối ưu hoá năng lượng trong thiết kế chip số

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - LUẬN VĂN THẠC SĨ KHOA HỌC TÌM HIỂU MỘT SỐ KỸ THUẬT TỐI ƯU HÓA NĂNG LƯỢNG TRONG THIẾT KẾ CHIP SỐ NGÀNH : XỬ LÝ THÔNG TIN VÀ TRUYỀN THÔNG MÃ SỐ : NGUYỄN MẠNH TUẤN Người hướng dẫn khoa học: TS NGUYỄN KIM KHÁNH HÀ NỘI 2007 Lời cảm ơn Trước hết xin gửi lời cảm ơn chân thành tới TS Nguyễn Kim Khánh, Bộ mơn Kỹ Thuật Máy Tính, Khoa Cơng nghệ thơng tin, Trường Đại học Bách Khoa Hà Nội, người giúp việc định hướng đề tài tận tình hướng dẫn bảo tơi q trình thực luận văn cao học Tơi xin gửi lời cảm ơn tới Trung tâm Đào tạo Sau đại học thầy cô giáo Khoa Công nghệ thông tin, Trường Đại học Bách Khoa Hà Nội cho tơi kiến thức bổ ích suốt năm học cao học trình làm luận văn Cuối tơi xin biết ơn gia đình bạn bè, người ln động viên, chia sẻ suốt thời gian qua, tạo điều kiện tốt đẹp để tối hoàn thành luận văn Hà Nội, tháng 11 năm 2007 Nguyễn Mạnh Tuấn Nguyễn Mạnh Tuấn Cao học XLTT&TT 2005-2007 Mục lục Mục lục Danh mục hình Danh mục bảng CHƯƠNG MỞ ĐẦU 1.1 1.2 1.3 Bối cảnh nghiên cứu Nội dung nghiên cứu 10 Cấu trúc luận văn 11 CHƯƠNG 13 VẤN ĐỀ NĂNG LƯỢNG TRONG THIẾT KẾ CHÍP VÀ CÁC YẾU TỐ ẢNH HƯỞNG 13 2.1 2.2 Vấn đề tối ưu lượng thiết kế chip 13 Những nhân tố ảnh hưởng đến công suất tiêu thụ mạch CMOS 15 2.2.1 2.2.2 2.2.3 Thành phần lượng chuyển mạch 16 Thành phần lượng ngắn mạch 22 Thành phần lượng dò mạch 23 CHƯƠNG 25 TỔNG QUAN VỀ CÁC KỸ THUẬT TỐI ƯU NĂNG LƯỢNG Ở CÁC MỨC CỦA QUÁ TRÌNH THIẾT KẾ CHIP 25 3.1 3.2 3.3 3.4 3.5 Vấn đề tối ưu hóa 25 Tối ưu hóa mức ứng dụng hay mức kiến trúc (Architectural Level) 26 Tối ưu hóa mức mạch logic 26 Tối ưu hóa mức vật lý 28 Chi phí hiệu tối ưu 29 CHƯƠNG 32 MỘT SỐ KỸ THUẬT TỐI ƯU NĂNG LƯỢNG Ở MỨC MẠCH LOGIC VÀ RT-LEVEL 32 4.1 4.2 Kỹ thuật cách ly toán hạng 32 Tối ưu lượng việc lựa chọn biểu diễn số học phù hợp 35 4.2.1 4.2.2 4.3 4.4 Giảm số lượng chuyển trạng thái bus sử dụng việc biểu diễn bit dấu 36 Giảm thay đổi trạng thái tính tốn số học 38 Sắp xếp lại thứ tự tín hiệu vào 43 Cân đường liệu 44 Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn 4.5 4.6 Cao học XLTT&TT 2005-2007 Kỹ thuật cân trễ 45 Mức độ chia sẻ tài nguyên 48 4.6.1 4.6.2 Ví dụ 1: Chia sẻ bus theo thời gian 49 Ví dụ 2: đơn vị thực tín tốn chia sẻ theo thời gian 50 CHƯƠNG 53 PLD, QUY TRÌNH THIẾT KẾ CHIP VÀ CÁC CÔNG CỤ HỖ TRỢ (EDA) 53 5.1 PLD – Programmable Logic Device 53 5.1.1 5.1.2 5.1.3 5.2 5.3 5.4 5.5 5.6 SPLD 54 CPLD 58 FPGA 60 VHDL 62 Sơ lược quy trình thiết kế chíp 63 Các công cụ hỗ trợ thiết kế điện tử tự động (EDA-Electronic Design Automation) 64 Việc chuyển đổi từ mã VHDL sang mạch logic 65 Những để quan tâm để thực thiết kế FIR 67 5.6.1 5.6.2 5.6.3 Công cụ sử dụng 67 Vần đề phân tích lượng công cụ Quartus II 68 Sử dụng công cụ mô ModelSim 69 CHƯƠNG 73 ỨNG DỤNG CÁC KỸ THUẬT TỐI ƯU ĐỂ THIẾT KẾ BỘ LỌC FIR CÓ NĂNG LƯỢNG THẤP 73 6.1 6.2 6.3 Bộ lọc FIR 73 Xử lý liệu 74 So sánh cộng 76 6.3.1 6.3.2 Bộ cộng Ripple Adder 76 Bộ cộng CLA (Carry Look Ahead) 77 6.5.1 6.5.2 6.5.3 6.5.4 16 bit Ripple Adder 84 Bộ cộng 16 bit CLA 84 16 bit Ripple bit CLA 86 Áp dụng kỹ thuật cân trễ cho cộng 16-bit Ripple 4-bit CLA 87 6.6.1 6.6.2 Bộ nhân mảng song song chưa cân trễ 90 Bộ nhân mảng song song sau cân trễ 93 6.7.1 6.7.2 Thiết kế lọc FIR chưa tối ưu lượng 98 Thiết kế lọc có cân trễ 101 6.8.1 Mô chức sử dụng VHDL testbench 105 6.4 6.5 6.6 6.7 6.8 So sánh lượng loại cộng 81 Bộ cộng 16 bit 83 Bộ nhân song song 90 Thiết kế lọc 95 Mô thiết kế 105 Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn 6.8.2 6.9 Cao học XLTT&TT 2005-2007 Mô thời gian sử dụng Waveform testbench 105 Kết mô 106 CHƯƠNG 108 KẾT LUẬN 108 Tài liệu tham khảo 110 Phụ lục Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn Cao học XLTT&TT 2005-2007 Danh mục hình Hình 2.1 – Sự phụ thuộc hoạt động chuyển mạch vào đặc tính Hình 2.2 – Sự chuyển đổi trạng thái cổng NOR với đầu vào tín hiệu ngẫu nhiên Hình 2.3 – Xác suất chuyển từ sang theo xác suất thống kế đầu vào cổng NOR Hình 2.4 – Ví dụ minh họa ảnh hưởng hoạt động chuyển đổi với topology khác mạch logic Hình 2.5 - Ảnh hưởng khơng cân đường tín hiệu dẫn đến chuyển đổi trung gian (glitching) Hình 2.6 – Đồ thị minh họa ảnh hưởng glitching trường hợp đđặc biệt cộng 16 bit Hình 3.1 – Các bước quy trình thiết kế chip (VLSI) Hình 3.2 – Hiệu việc tối ưu lượng mức thiết kế khác Hình 3.3 – Chi phí thời gian đđộ xác tối ưưu mức thiết kế Hình 4.1 – Thiết kế ban đầu, chưa cách ly tốn hạng Hình 4.2 – Thiết kế sau cách ly tốn hạng Hình 4.3 – Tín hiệu xử lý thực tế thường có tính tương quan Hình 4.4 – Hoạt động chuyển mạch trường hợp biểu diễn số học kh Hình 4.5 – Bộ cộng dồn thực số bù sử dụng Hình 4.6 – Xác suất chuyển mạch mạch hình 4.5 liệu vào ngẫu nhiên Hình 4.7 – Giá trị tín hiệu vào lưu trữ hình 3.7 đầu vào Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn Cao học XLTT&TT 2005-2007 hiệu ngẫu nhiên Hình 4.8 – Bộ lưu trữ thực số biên độ dấu sử dụng Hình 4.9 – Xác suất chuyển mạch mạch hình 3.8 liệu vào ngẫu nhiên Hình 4.10 – Minh họa việc giảm hoạt động chuyển mạch việc xếp lại thứ tự tín hiệu vào Hình 4.11 – Giảm glitching việc cân đường tín hiệu Hình 4.12 – Mạch logic trước sau cân trễ Hình 4.13 – Hoạt động chuyển mạch trường hợp chia sẻ bus theo thời gian Hình 4.14 – Hoạt động chuyển mạch trường hợp thao tác cộng chia sẻ theo thời gian Hình 5.1 – Minh họa cấu trúc PAL Hình 5.2 – Minh họa cấu trúc PLA Hình 5.3 – Cấu trúc chip GAL16V8 Hình 5.4 – Cấu trúc CPLD Hình 5.5 – Thơng số vài CPLD Altera Hình 5.6 – Kiến trúc chung FPGA Hình 5.7 – Thực hàm logic nhờ kỹ thuật LUT (Lookup table) Hình 5.8 – Quy trình thiết kế chip sử dụng ngơng ngữ VHDL Hình 5.9 – Bộ cộng đầy đủ bảng giá trị chân lý Hình 5.10 – Ví dụ việc thực cộng đầy đủ VHDL Hình 5.11 – Thực cộng mức vật lý với PLD Hình 5.12 – Thực cộng mức vật lý với ASIC Hình 5.13 – Kết mơ cộng hình 5.10 Hình 5.14 – Sử dụng Quartus để thiết kế mô chip hang Altera Hình 5.15 – Mơ VHDL Testbench với ModelSim Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn Cao học XLTT&TT 2005-2007 Hình 6.1: Cấu trúc lọc FIR Hình 6.2 – Bộ cộng Ripple Adder bit Hình 6.3 – Bộ cộng Ripple Adder bit Hình 6.4 – Parital Full Adder bit Hình 6.5 – Bộ cộng Carry Look Ahead (CLA) bit Hình 6.6 – Cấu trúc cộng CLA 16 bit Hình 6.7 – Bộ cộng CLA bit thiết kế Quartus Hình 6.8 - Bộ cộng 16-bit Ripple Adder Hình 6.9 – Bộ cộng 16 bit CLA đầy đủ Hình 6.10 – Bộ cộng 16-bit Ripple 4-bit CLA Hình 6.11 - Tạo độ trễ cổng cho bit CLA sử dụng cổng NAND Hình 6.12 – Bộ cộng 16-bit Ripple 4-bit CLA sau cân trễ Hình 6.13 - Cấu trúc Multiplier Mcell bit Hình 6.14 - Bộ nhân bit song song Hình 6.15 - Cân trễ nhân song song Ví dụ với Mcell Hình 6.16 – Ví dụ việc thiết kế lọc FIR Hình 6.17 – Bộ lọc FIR sau cải tiến việc cân đường liệu Hinh 6.18 – Cấu trúc TAP khơng có cân trễ thiết kế Quartus Hình 6.19 – Cấu trúc TAP chưa tối ưu lượng Hình 6.20 – Bộ lọc FIR chưa tối ưu lượng (chưa có cân trễ) Hinh 6.21 – Cấu trúc TAP có có tối ưu lượng (cân trễ) Hình 6.22 – Cấu trúc TAP (có tối ưu lượng) Hình 6.23 – Bộ lọc FIR có tối ưu lượng Hình 6.24 – Mơ cho FIR, dạng waveform Hình 6.25 – Kết mơ theo thời gian Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn Cao học XLTT&TT 2005-2007 Danh mục bảng Bảng 2.1 – Xác suất chuyển đổi trường hợp mạch kiểu kiểu nối tiếp Bảng 4.1 – Ảnh hưởng việc biểu diễn số học đến lượng tiêu thụ Bảng 6.1 – So sánh kích thước cộng Bảng 6.2 – So sánh thời gian (ns) thực cộng Bảng 6.3 - Số lần chuyển từ 0à mô cộng Bảng 6.4 - Số lần chuyển từ 0à mô cộng Ripple 16 bit Bảng 6.5 - Số lần chuyển từ 0à mô cộng CLA 16 bit Bảng 6.6 - Kết đo số lần chuyển từ 0à1 cho cộng 16-bit Rippled 4bit CLA sau mô Bảng 6.7 - Kết sau mô đo số lần chuyển từ 0à1 cho cộng 16-bit Rippled 4-bit CLA cân trễ Bảng 6.8 - Kết mô nhân song song bit Bảng 6.9 - Yêu cầu độ trễ ứng với Mcell nhân song song bit Bảng 6.10 – Kết mô nhân song song bit sau cân trễ Bảng 6.10 – Kết đánh giá trước sau tối ưu Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn Cao học XLTT&TT 2005-2007 CHƯƠNG MỞ ĐẦU 1.1 Bối cảnh nghiên cứu Trước đây, số lượng chức tích hợp chip số thường bị giới hạn diện tích Ngày nay, công suất tiêu thụ lại nhân tố giới hạn việc thiết kế chíp Mức độ tích hợp sau thập kỷ tăng khoảng triệu lần xu hướng tiếp tục Do transistor trở nên nhỏ nên tiêu thụ lượng Mặc dù với mật độ transistor lớn (VLSI – Very Large Scalse Intergrated Circuit), tốc độ cao dẫn đến kết hiển nhiên chip tiêu thụ nhiều lượng phát sinh nhiều nhiệt Tuy nhiên thực thách thức Với công nghệ nano mét nay, người thiết kế phải đối mặt với vấn đề mà trước khia họ chưa gặp phải Đó gia tăng theo hàm mũ thành phần lượng dị (tính đến 90nm) ảnh hưởng lượng hiệu biến đổi tham số kỹ thuật (của transistor) ngày tăng công nghệ đời Như kết tất yếu, công nghệ bị suy thối, góc độ khác, độ phức tạp thiết kế lại ngày đòi hỏi yêu cầu cao Để giải vấn đề biến đổi dò lượng này, công nghệ thiết kế đại đưa thiết bị với nhiều mức điện áp ngưỡng khác Các transistor đa mức giúp cho người thiết kế cảm thấy linh hoạt khiến cho việc thiết kế trở nên đầy thách thức Về vấn đề lượng thiết kế, buộc lượng khác vi xử lý cho máy tính để bàn cho thiết bị di động Nhưng hai truờng hợp, hiệu đạt lớn phụ thuộc vào mức độ hiệu sử dụng lượng việc thực tính toán Nếu Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn 100 Cao học XLTT&TT 2005-2007 Hình 6.19 – Cấu trúc TAP chưa tối ưu lượng Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn 101 Cao học XLTT&TT 2005-2007 Hình 6.19 cách kết nối TAP lại với Có thể thấy cấu trúc FIR chưa tối ưu lượng, ta sử dụng nhân chưa cân trễ công 16 bit Ripple (có tên hình 6.19 ripple_adder_16bit) Bộ lọc chưa tối ưu lượng thiết kế theo kiểu có dạng cuối sau: Hình 6.20 – Bộ lọc FIR chưa tối ưu lượng (chưa có cân trễ) Ở bus Data_In Coef_In dùng chung lựa chọn phụ thuộc vào Clk_Data hay Clk_Coef Thành phần FIR_notbalanced_16TAPs kết nối từ FIR_notbalanced_4TAPs hình A.2 phụ lục 6.7.2 Thiết kế lọc có cân trễ Trước hết cấu trúc TAP (hình 6.21) lọc có cân trễ So sánh với cấu trúc TAP (hình 6.18) lọc khơng có cân trễ thấy có hai điểm khác : - Sử dụng nhân mảng song song bit có cân trễ nói mục 6.6 Tên thành phần mult_8bit_balanced - Kết sau qua nhân không khỏi TAP mà bị chặn lại tín Clk_DataOut Điều giúp cho việc ngăn chặn glitching trường hợp nhân có độ trễ khác Kỹ thuật tương đương với kỹ thuật “Cách ly toán hạng” trình bày mục 4.1 mà hàm kích hoạt Clk_DataOut Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn 102 Cao học XLTT&TT 2005-2007 Hinh 6.21 – Cấu trúc TAP có có tối ưu lượng (cân trễ) Một điều quan trọng ta cách ly toàn hạng đầu nhân cho phép thiết kế ta thực pipeline Cụ thể đầu TAP thực phép cộng ta cho liệu vào (sử dụng Clk_DataIn) để thực phép nhân Kết phép nhân không bị ảnh hưởng đến phép cộng sau TAP (nếu phép cộng chưa xong) liệu từ phép nhân khỏi TAP bị chặn Clk_DataOut Hình 6.22 cho thấy việc gộp TAP lại để tạo nên cấu trúc TAPs: Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn 103 Cao học XLTT&TT 2005-2007 Hình 6.22 – Cấu trúc TAP (có tối ưu lượng) Dựa vào cấu trúc TAP (FIR_balanced_4TAPs) thấy khác với FIR_notbalanced_4TAPs (hình 6.19) điểm: Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn 104 Cao học XLTT&TT 2005-2007 - Sử dụng FIR_balanced_TAP (hình 6.12) - Sử dụng cộng 16bit Ripple 4bit-CLA có cân trễ Hình 6.23 cho thấy thiết kế cuối lọc có cân trễ Ở thành phần FIR_balanced_16TAPs ghép nối từ FIR_balanced_4TAPs Cấu trúc ghép nối tương tự FIR_balanced_4TAPs phụ lục, hình A.3) Hình 6.23 – Bộ lọc FIR có tối ưu lượng Như FIR mạch có tối ưu chưa tối ưu đề gồm tín hiệu sau - Bus bit Data_In Coef_In lại dùng chung lựa chọn tín hiệu Clk_Data Clk_Coef - Tín hiệu Enable dùng phép lọc FIR hoạt động hay khơng - Tín hiệu Clear để xóa liệu tất cảc ghi (chốt) lọc - Dữ liệu lọc result (16 bit) kết cần chia lại cho 128 hệ số vào lọc bị nhân 128 Như vừa nói trang trước, việc nối Clk_DataOut Clk_DataIn cho phép thiết kế thực pipeline Khi có xung Clk_Data liệu vào TAP thực nhân đống thời liệu nhân lần trước tính tổng giá trị lọc Như có xung Clk_Data liệu vào lọc phải thêm lần đồng Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn 105 Cao học XLTT&TT 2005-2007 liệu có giá trị đầu ra, tức bị trễ xung nhịp (Clk_Data) Những nhìn cách tồn diện tốc độ lọc tần số Clk_Data 6.8 Mô thiết kế 6.8.1 Mô chức sử dụng VHDL testbench Để mô chức lọc FIR thiết kế, ta viết VHDL testbench Code tham khảo mã nguồn kèm theo đồ án Sử dụng trình mơ ModelSim để chạy testbench để chứng thực tính đắn lọc Cụ thể testbench đọc liệu từ file (là liệu hình sin với thành phần tần số bản) vào lọc Bộ lọc đọc liệu hệ số để thực lọc Các hệ số lựa chon cho đáp ứng tần số lọc loại bỏ thành phần tần số cao Kết thu đầu lọc testbench ghi lại file Kết lọc từ file phân tích chương trình FIR_LowPower viết VisualBasic, để thấy thành phần tần số cao loại bỏ, lại thành phần tần số thấp Ngồi chương trình VB dùng để tính hệ số lọc sinh tín hiệu hình sin cho đầu vào lọc 6.8.2 Mô thời gian sử dụng Waveform testbench Như nói cuối chương 5, việc mơ có loại mô chức (không phụ thuộc vào chip) mô thời gian (phụ thuộc vào chip mà thực thiết kế) Với mô chức năng, sử dụng ModelSim với VHDL testbench nói mực 6.8.1 Cịn với mơ chức sử dụng Quartus II thiết kế thực thể (thành phần) để test, hình 5.24 đây: Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn 106 Cao học XLTT&TT 2005-2007 Hình 6.24 – Mô cho FIR, dạng waveform Ở thêm thành phần ROM để chứa liệu đầu vào cần mô cho FIR, thay đọc liệu từ file mô chức sử dụng ModelSim Dữ liệu ghi vào ROM sinh từ chương trình FIR_LowPower 6.9 Kết mơ - Kết mô chức năng: kiểm nghiệm yêu cầu lọc - Kết mô thời gian Hình 6.25 cho thấy kết mơ theo thời gian thiết kế sau tối ưu Với thiết kế chưa tối ưu, kết gần tương tự (khác gliching thời gian thực hiện, quan bị lệch xung Clk cho liệu pipeline) Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn Cao học XLTT&TT 2005-2007 107 Hình 6.25 – Kết mơ theo thời gian Kết so sánh bảng sau: Bảng 6.11 – Kết đánh giá trước sau tối ưu Đặc điểm so sánh Trước tối ưu Sau tối ưu Độ hiệu (%) Diện tích 2234 2418 Mất nhiểu (sơ logic element) 8% Thời gian (ns) 37.02 34.99 Nhanh 6% Năng lượng (dựa 419393 329499 Tiết kiệm tỉ lệ số lần 21.43% chuyển đổi) Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn 108 Cao học XLTT&TT 2005-2007 CHƯƠNG KẾT LUẬN Như đồ án trình bày số kỹ thuật tối ưu lượng phục vụ cho trình thiết kế chip Bằng việc tìm hiểu quy trình thiết kế chip sử dụng cơng cụ lập trình chíp điển hình hãng Altera, tác giả thực việc kiểm tra hiệu số kỹ thuật tối ưu lượng trình bày thơng qua việc thiết kế lọc số FIR Từ kết bảng 6.10 cho thấy kỹ thuật tối ưu lượng áp dụng mà cụ thể kỹ thuật cân trễ, cân đường tín hiệu kỹ thuật cách ly toán hạng mà lượng đac giảm 21.43% Yếu tố lượng nói thành phần lượng động mà người thiết kế chủ động tối ưu khơng nói đến thành phần lượng ngắn mạch thành phần lượng dị mà phụ thuộc vịa cơng nghệ thiết bị logic lập trình (chip) nhà sản xuất Về diện tích (hay số phần tử logic) có nhiểu 8% cách để thỏa với việc tăng tốc độ lên 6% so với thiết kế chưa tối ưu Về lý thuyết thực tế hiệu đáng nhẽ cao (về tốc độ lượng) thân trình thiết kế chip nói chung hãng Altera nói riêng ln có chức tối ưu hóa tổng hợp ánh xạ lên chip thực tế nên kỹ thuật nêu phần thực trình Tuy nhiên việc tối ưu mức cao cần thiết khơng có đảm bảo cơng cụ áp dụng cho thiết kế tối ưu mà yếu tố quan trọng phần tích thân người thiết kế Như nói đồ án kỹ thuật tối ưu tiêu biểu mà có khả áp dụng chung cho thiết kế Mặc dù sơ nhược Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn 109 Cao học XLTT&TT 2005-2007 điểm khơng có khả xử lý, thông báo tràn số liệu, liệu hệ số kết lọc cần phải nhân với hệ số, việc thiết kế lọc FIR lượng thấp mang tính chất ví dụ thấy khả áp dụng vài kỹ thuật tối ưu thực tế cho nhà thiết kế Tuy nhiên ta cải tiến lọc FIR hiệu cao số ý tưởng, kỹ thuật trình bày chương như: - Biểu diễn số biên độ dấu thay cho số bù để giảm hoạt động chuyển mạch mở rộng dấu gây nên - Gộp phép tính theo số âm theo số dương riêng biệt - Áp dụng kỹ thuật clock gating để ngăn chặn xung đồng vào ghi khơng cần thiết Tóm lại với sở trình bày trên, đề tài phát triển theo hướng ứng dụng kỹ thuật tối ưu ứng dụng xử lý chuyển dụng thiết kế chip vi xử lý da mục đích, chíp xử lý multimedia, Khi kỹ thuật tối ưu có tính chất đặc thù hiệu dựa sở kỹ thuật trình bày luận văn Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn 110 Cao học XLTT&TT 2005-2007 Tài liệu tham khảo [1] Hai Li, Swarup Bhunia, Yiran Chen, T N Vijaykumar, and Kaushik Roy, Deterministic Clock Gating for Microprocessor Power Reduction, ECE Department, Purdue University [2] Anantha P Chandrakasan and Robert W Brodersen, Minimizing PowerConsumption in Digital CMOS Circuits, Proceedings of IEEE, Vol 83, April 1995 [3] M Munch, B Wurth, R Mehra, J Sproch and N.Weln, Automating RT-Level Operand Isolation to Minimize Power Consumption in Datapaths, Design, Automation and Test in Europe Conference and Exhibition 2000 Proceedings [4] Massoud Pedram, Power Analysis and Optimization, Department of EE-Systems, University of Southern California, Nov 1997 [5] Youngoo Shin, Soo-Ik Chae, and Kiyoung Choi, Partial BusInverter Coding for Power Optimization of System Level Bus, School of Electrical Engineering, Seoul National University, Korea [6] Anantha Chandrakasan, Architecture and System Level Optimization of Power Consumption, Massachusetts Institute of Technology, 1997 [7] Anantha P Chandrakasan, Samuel Sheng and Robert W Brodersen, Low-Power CMOS Digital Design, IEEE Journal of Solid-state Circuits, Vol 27, April 1992 [8] Wei-Chung Cheng and Massoud Pedram, Memory Bus Encoding for Low Power: A tutorial, Department of EE-Systems, University Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn 111 Cao học XLTT&TT 2005-2007 of Southern California [9] Radu Zlatannovici, Power – Performance Optimization for Digital Circuits, University of California, Berkeley, 2006 [10] Anantha P Chandrakasan, Miodrag Potkonjak, Renu Mehra, Jan Rabaey and Robert W Brodersen, OptimizingPower Using Transformations, EECS Department, University of California at Berkeley [11] Anthony Correale, Jr., Overview of the Power Minimization Techniques Employed in the IBM PowerPC 4xx Embedded Controllers , PowerPC Integrated Solutions, IBM Microelectronics [12] Masoud Pedram, Power Minimization in IC Design: Principles and Applications, Departement of EE-Systems, University of Southern California [13] Hema Kapadia, Luca Benini, and Giovanni De Micheli, Reducing Switching Activity on Datapath Buses with Control-Signal Gating, IEEE Journal of Solid-state Circuits, Vol 34, March 1999 [14] Altera document, Section III Area, Timing and Power Optimization, Quartus II Version 7.1 handbook, Volume [15] Aplication Note 74 from Altera, Evaluating Power for Altera Devices, July 2001, ver 3.1 [16] Volnei A Pedroni, Circuit Design with VHDL, Massachusetts Institude of Technology, 2004 [17] Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic with VHDL Design, Second Edition, Department of ECE, University of Toronto Luận văn cao học: Tối ưu hóa lượng thiết kế chip số Phụ lục Phần phụ lục chứa hình thiết kế mà chưa để kể đồ án Hình A.1 – Cấu trúc LCU (LookAhead Carry Unit) Hình A.2 – Cấu trúc 16 TAP chưa tối ưu lượng Hình A.3 – Cấu trúc 16 TAP (có tối ưu lượng) ... kê sơ lược kỹ thuật nghiệ cứu giới mức khác trình thiết kế Chương – Một số kỹ thuật tối ưu lượng mức mạch logic RT-Level: trình bày số kỹ thuật tối ưu lượng nói chương Đa số kỹ thuật mức mạch... học: Tối ưu hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn 13 Cao học XLTT&TT 2005-2007 CHƯƠNG VẤN ĐỀ NĂNG LƯỢNG TRONG THIẾT KẾ CHÍP VÀ CÁC YẾU TỐ ẢNH HƯỞNG 2.1 Vấn đề tối ưu lượng thiết kế chip Trong. .. hóa lượng thiết kế chip số Nguyễn Mạnh Tuấn 32 Cao học XLTT&TT 2005-2007 CHƯƠNG MỘT SỐ KỸ THUẬT TỐI ƯU NĂNG LƯỢNG Ở MỨC MẠCH LOGIC VÀ RTLEVEL 4.1 Kỹ thuật cách ly toán hạng Trong số lớp thiết kế,