1. Trang chủ
  2. » Giáo Dục - Đào Tạo

THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp

96 14 0

Đang tải... (xem toàn văn)

Tài liệu hạn chế xem trước, để xem đầy đủ mời bạn chọn Tải xuống

THÔNG TIN TÀI LIỆU

Thông tin cơ bản

Định dạng
Số trang 96
Dung lượng 4,23 MB

Nội dung

Ngày đăng: 15/05/2022, 11:12

HÌNH ẢNH LIÊN QUAN

Bên trong mô đun chính là các mô đun mạch cộng toàn phầ n1 bít được thể hiện như hình bên dưới - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
n trong mô đun chính là các mô đun mạch cộng toàn phầ n1 bít được thể hiện như hình bên dưới (Trang 9)
Từ Menu Project, chọn New Source, chọn Verilog Module, đặt tên mô đun như hình bên dưới - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
enu Project, chọn New Source, chọn Verilog Module, đặt tên mô đun như hình bên dưới (Trang 10)
 Cấu hình chân và lập trình thiết bị - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
u hình chân và lập trình thiết bị (Trang 19)
Các cấu hình trong tập tin .ucf có thể được viết kết hợp lại như sau # PlanAhead Generated IO constraints - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
c cấu hình trong tập tin .ucf có thể được viết kết hợp lại như sau # PlanAhead Generated IO constraints (Trang 23)
Quá trình tạo ra tập tin cấu hình cho FPGA thành công, chương trình sẽ tạo ra tập tin nhị phân (.bit) - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
u á trình tạo ra tập tin cấu hình cho FPGA thành công, chương trình sẽ tạo ra tập tin nhị phân (.bit) (Trang 24)
 Cấu hình chân và lập trình FPGA. - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
u hình chân và lập trình FPGA (Trang 33)
Cấu hình chân cho FPGA - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
u hình chân cho FPGA (Trang 34)
Hình 3.2. Sơ đồi khối tổng quát mạch tuần tự - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
Hình 3.2. Sơ đồi khối tổng quát mạch tuần tự (Trang 36)
Hình 3.1. Mô hình thiết kế mạch tuần tự đồng bộ Hình 3.1 mô tả sơ đồ khối của một mạch tuần tự - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
Hình 3.1. Mô hình thiết kế mạch tuần tự đồng bộ Hình 3.1 mô tả sơ đồ khối của một mạch tuần tự (Trang 36)
 Cấu hình chân và lập trình FPGA, kiểm tra chức năng mạch đếm Mạch đếm nhị phân 4 bit - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
u hình chân và lập trình FPGA, kiểm tra chức năng mạch đếm Mạch đếm nhị phân 4 bit (Trang 37)
Cấu hình chân cho FPGA - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
u hình chân cho FPGA (Trang 38)
Cấu hình chân FPGA - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
u hình chân FPGA (Trang 40)
Cấu hình chân FPGA - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
u hình chân FPGA (Trang 41)
Cấu hình chân FPGA - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
u hình chân FPGA (Trang 42)
3.3.4. Thiết kế mạch đếm đồng bộ, sử dụng phương pháp cài đặt các Flip – Flop. Xung đếm 1Hz được lấy từ mạch chia xung - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
3.3.4. Thiết kế mạch đếm đồng bộ, sử dụng phương pháp cài đặt các Flip – Flop. Xung đếm 1Hz được lấy từ mạch chia xung (Trang 42)
Thiết kế mạch đếm như hình vẽ, mỗi mô đun được thiết kế với 1 tập mã nguồn (.v) khác nhau. - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
hi ết kế mạch đếm như hình vẽ, mỗi mô đun được thiết kế với 1 tập mã nguồn (.v) khác nhau (Trang 43)
3.4.1. Thiết kế thanh ghi dịch 4bit vào nối tiếp ra nối tiếp như hình 3. Sử dụng cài đặt các module FF-Dmodule FF-D - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
3.4.1. Thiết kế thanh ghi dịch 4bit vào nối tiếp ra nối tiếp như hình 3. Sử dụng cài đặt các module FF-Dmodule FF-D (Trang 45)
3.5.1. Thiết kế mô hình máy trạng thái 1 - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
3.5.1. Thiết kế mô hình máy trạng thái 1 (Trang 51)
3.5.2. Thiết kế mô hình máy trạng thái 2 - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
3.5.2. Thiết kế mô hình máy trạng thái 2 (Trang 52)
Thiết kế mô hình đọc phím nhấn có chống dội sử dụng mô hình máy trạng thái như sau: - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
hi ết kế mô hình đọc phím nhấn có chống dội sử dụng mô hình máy trạng thái như sau: (Trang 53)
3.5.3. Chống dội phím nhấn (debouncing circuit) - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
3.5.3. Chống dội phím nhấn (debouncing circuit) (Trang 53)
 Bảng mã ASCII - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
Bảng m ã ASCII (Trang 62)
 Các bước cấu hình và điều khiển LCD - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
c bước cấu hình và điều khiển LCD (Trang 63)
Sau khi thiết lập các thông số cho mô phỏng, xác định mô hình cho CMOS, có thể tính hành phân tích DC mạch cổng đảo, chọn netlist and run - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
au khi thiết lập các thông số cho mô phỏng, xác định mô hình cho CMOS, có thể tính hành phân tích DC mạch cổng đảo, chọn netlist and run (Trang 90)
3.1.Giải thích hoạt động của cổng NAND sử dụng CMOS dựa trên bảng trạng thái - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
3.1. Giải thích hoạt động của cổng NAND sử dụng CMOS dựa trên bảng trạng thái (Trang 94)
 Sử dụng nguồn vpulse để tạo tín hiệu logic cho ngõ vào, thực hiện kiểm tra bảng trạng thái, Sử dụng chế độ phân tích “tran” để kiểm tra logic của mạch. - THỰC HÀNH THIẾT kế hệ THỐNG số và VI MẠCH TÍCH hợp
d ụng nguồn vpulse để tạo tín hiệu logic cho ngõ vào, thực hiện kiểm tra bảng trạng thái, Sử dụng chế độ phân tích “tran” để kiểm tra logic của mạch (Trang 95)

TỪ KHÓA LIÊN QUAN

TRÍCH ĐOẠN

Mạch đếm (Counter)

TÀI LIỆU CÙNG NGƯỜI DÙNG

TÀI LIỆU LIÊN QUAN

w