MÔN THIẾT kế hệ THỐNG và VI MẠCH TÍCH hợp các THÀNH PHẦN MẠCH CHIA

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP.HỒ CHÍ MINH ============================ BÁO CÁO CUỐI KÌ MƠN: THIẾT KẾ HỆ THỐNG VÀ VI MẠCH TÍCH HỢP GIẢNG VIÊN : THẦY PHẠM VĂN KHOA BUỔI HỌC : SÁNG THỨ TIẾT 1-3 NHÓM THỰC HIỆN : NHÓM MẠCH CHIA HỌC KỲ: NĂM HỌC: 2020-2021 THÀNH PHỐ HỒ CHÍ MINH, THÁNG NĂM 2021 HỌ VÀ TÊN SINH VIÊN THỰC HIỆN ĐỀ TÀI: NGUYỄN VĂN BÌNH LÊ GIA HUY CAO NHẬT KHANG NGUYỄN HOÀNG MINH LÊ LAI NGUYỄN BÁ VƯƠNG QUYỀN VÕ CHÍ VỸ -19119075 -19119094 -19119098 -19119114 -19119107 -19119126 -19119151 GIẢNG VIÊN HƯỚNG DẪN: THẦY PHẠM VĂN KHOA ĐIỂM: NHẬN XÉT CỦA GIẢNG VIÊN: GV ký tên MỤC LỤC CHƯƠNG 1: CÁC THÀNH PHẦN MẠCH CHIA .1 1) GIỚI THIỆU 2) BỘ SO SÁNH BIT 3) BỘ SO SÁNH BIT 4) BỘ DỊCH BIT 4.1 Thanh ghi dịch .7 4.2 Thanh ghi dịch PISO CHƯƠNG 2: MẠCH CHIA 10 1) BỘ TRỪ NHỊ PHÂN SỐ BIT 10 2) BỘ CHIA BINARY BIT 12 3) LƯU ĐỒ UNSIGNED DIVISION BOOTH’S ALGORITHM 13 KẾT LUẬN ỨNG DỤNG 15 HƯỚNG PHÁT TRIỂN .15 TÀI LIỆU THAM KHẢO 15 CHƯƠNG 1: CÁC THÀNH PHẦN MẠCH CHIA 1) GIỚI THIỆU Nhiều hệ thống kỹ thuật số bao gồm máy tính, yêu cầu thực phép nhân chia số nguyên dấu phẩy động Hơn nữa, nhiều ứng dụng số yêu cầu phép nhân chia cho tốn hạng có kích thước lớn phải thực thi tốc độ cao Về mặt lịch sử, thuật toán đệ quy cho hai hoạt động thực cách đơn giản mạch với việc tái sử dụng phần cứng tối đa có hiệu suất hạn chế Mục tiêu trình bày thuật tốn đệ quy để nhân chia số nguyên, giới thiệu hai kỹ thuật để cải thiện hiệu suất cung cấp triển khai thuật toán thực thi tốc độ cao 2) BỘ SO SÁNH BIT So sánh hai số phép toán xác định xem số lớn hơn, nhỏ số Bộ so sánh độ lớn mạch tổ hợp so sánh hai số A B xác định giá trị tương đối chúng độ lớn Kết phép so sánh xác định ba biến nhị phân cho biết A > B, A = B hay A < B Sơ đồ khối mạch so sánh bit: Bảng giá trị Đầu vào Kết đầu B A A> B A=B A B chuyển sang tích cực mức cao ngõ cịn lại chuyển sang tích cực mức thấp -Nếu đầu vào B lớn đầu vào A( B=1 A=0) ngõ A B Output: A3 B’3 + x3 A2 B’2 + x3 x2 A1 B’1 + x3 x2 x1 A0 B’0 (3)(A< B) Output: A’3 B3 + x3 A’2 B2 + x3 x2 A’1 B1 + x3 x2 x1 A’0 B0 Hình 2.2: Sơ đồ cổng logic mạch so sánh bit hình 2.3: bảng thât Để so sánh số nhiều bit, trước tiên người ta so sánh bit cao (MSB), kết lớn nhỏ bit định, bit MSB người ta so sánh bit có trọng số thấp kết định theo cách tương tự bit MSB Sự so sánh lặp lại bit LSB để kết cuối Mơ Hình 2.4: Mơ Ở trạng thái đầu ta nhập liệu cho A=10 B=12 sau 100ns đổi giá trị nạp vào, lần A=15,B=11 cuối A=10 B=10 Ta không cần them xung clk phần code không sử dụng tới ta quy định chu kì xung clk thời giant hay đổi giá trị cùa A B không hợp lí khơng thể biết hoạt dộng so sánh số A B tốn chu kì xung Ta thấy A>B greater=”1” A=B equal=”1” cuối AB greater có gí trị đưa vào chân sel mux less1 mux equal1, chân sel mặc dịnh ngõ 0(greater=”1” less=”0” equal=”0”) Nếu A không lớn B liệu đưa vào compar_equal A=B ngõ “1” dược chuyển dến chân data mux equal1 làm ngõ “1”, tín hiệu đảo lại đưa vào mux less làm ngọ =”0” Nó ngược lại cho trường hợp A khơng B 4) BỘ DỊCH BIT 4.1 Thanh ghi dịch Thanh ghi dịch mạch lập chuỗi Flip Flip D nối tiếp lại với , có xung đồng bit truyền tới ngõ , sau nhịp truyền xung clock mảng bit nhớ dịch chuyển Hình 4.1: Sơ đồ ghi dịch 4-bit Có nhiều cách chia loại ghi dịch :  Theo số tầng Flip Flop : bit, bit , 16 bit,…  Theo cách ghi dịch : SISO, SIPO, PISO, PIPO  Theo chiều dịch : dịch trái, dịch phải , dịch chiều,  Theo mạch 4.2 Thanh ghi dịch PISO Hình 4.2: Sơ đồ khối Hình 4.3: Sơ đồ cổng mạch dịch 4-bit nạp song song nối tiếp Hình 4.4: Bảng trạng thái Ta xét trạng thái  mode =1, nạp song song ( parallel load) với ngõ vào ban đầu  mode =0 , dịch nối tiếp bit trạng thái Hình 4.5: Mơ Clk tích cực cạnh lên, mode có giá trị để thực nạp song song, di chuyển xung nạp đến vị trí clk tích cực cạnh lên mode=0 , t quan sát thấy , mạch bắt đầu dịch nối tiếp trạng thái ban đầu CHƯƠNG 2: MẠCH CHIA 1) BỘ TRỪ NHỊ PHÂN SỐ BIT 1.1Sơ đồ mơ phỏng: Hình 1.1: Sơ đồ mơ Trong đó: A n số bị trừ, B n số trừ, C n số mượn lần trư trước đó, Cn+1 số mượn lần trừ tại, Sn hiệu 1.2.Bảng giá trị mô tả hoạt động mạch : Hình 1.2: Bảng giá trị 1.3.Rút gọn 10 S Cn+1 n Hình 1.3: Bảng rút gọn Sn Cn+1 1.4.Phương trình 1.5.Sơ đồ mạch: Hình 1.5: Sơ đồ mạch 11 2) BỘ CHIA BINARY BIT 2.1 Sơ đồ khối nguyên lí hoạt động mạch chia Cho số n – bit không dấu A, B muốn tạo hai đầu n – bit Q R, Q thương A/B R phần dư Hình 2.1: Sơ đồ khối mạch chia Chúng ta cần ghi dịch n – bit dịch chuyển từ phải sang trái cho A, Q R Cần ghi n – bit cho B cần trừ để tạo R – B Vì khơng có trừ nên thay vào cộng đặt thành nối với chân reset, B vào cộng thông qua cổng đảo Khi bắt đầu kích xung vào clock để dịch trái chữ số A, chữ số vào ghi dịch R Sau so sánh R B, R >= B bit đưa vào ghi dịch Q R cập nhật R = R – B thông qua cộng Nếu R