1. Trang chủ
  2. » Kinh Doanh - Tiếp Thị

THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP

93 125 0

Đang tải... (xem toàn văn)

Tài liệu hạn chế xem trước, để xem đầy đủ mời bạn chọn Tải xuống

THÔNG TIN TÀI LIỆU

Thông tin cơ bản

Tiêu đề Thực Hành Thiết Kế Hệ Thống Số Và Vi Mạch Tích Hợp
Tác giả Trương Ngọc Sơn
Trường học Đại học Sư phạm Kỹ thuật TP.HCM
Chuyên ngành Công nghệ Kỹ thuật Máy tính, Công nghệ Kỹ thuật Điện tử Viễn Thông, Hệ thống nhúng và IoT
Thể loại tài liệu thực hành
Năm xuất bản 2019
Thành phố TP.HCM
Định dạng
Số trang 93
Dung lượng 4,06 MB

Nội dung

THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP Đề tài THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP

Ngày đăng: 15/05/2022, 09:07

HÌNH ẢNH LIÊN QUAN

Hình 1. Quy trình thiết kế FPGA - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
Hình 1. Quy trình thiết kế FPGA (Trang 6)
Mạch cộng 4bit được thiết kế theo mô hình cấu trúc hoặc mô hình hành vi. Trong ví dụ này, chúng ta đi thiết kế mô hình mạch cộng 4 bit sử dụng mô hình cấu trúc (structural model) - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
ch cộng 4bit được thiết kế theo mô hình cấu trúc hoặc mô hình hành vi. Trong ví dụ này, chúng ta đi thiết kế mô hình mạch cộng 4 bit sử dụng mô hình cấu trúc (structural model) (Trang 8)
Bên trong mô đun chính là các mô đun mạch cộng toàn phầ n1 bít được thể hiện như hình bên dưới - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
n trong mô đun chính là các mô đun mạch cộng toàn phầ n1 bít được thể hiện như hình bên dưới (Trang 9)
Từ Menu Project, chọn New Source, chọn Verilog Module, đặt tên mô đun như hình bên dưới - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
enu Project, chọn New Source, chọn Verilog Module, đặt tên mô đun như hình bên dưới (Trang 10)
Mô tả mạch cộng toàn phần sử dụng mô hình cấu trúc như sau: - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
t ả mạch cộng toàn phần sử dụng mô hình cấu trúc như sau: (Trang 13)
 Cấu hình chân và lập trình thiết bị - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
u hình chân và lập trình thiết bị (Trang 19)
Quá trình tạo ra tập tin cấu hình cho FPGA thành công, chương trình sẽ tạo ra tập tin nhị phân (.bit) - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
u á trình tạo ra tập tin cấu hình cho FPGA thành công, chương trình sẽ tạo ra tập tin nhị phân (.bit) (Trang 23)
 Cấu hình chân và lập trình FPGA. - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
u hình chân và lập trình FPGA (Trang 32)
Cấu hình chân cho FPGA - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
u hình chân cho FPGA (Trang 33)
Hình 3.1. Mô hình thiết kế mạch tuần tự đồng bộ Hình 3.1 mô tả sơ đồ khối của một mạch tuần tự - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
Hình 3.1. Mô hình thiết kế mạch tuần tự đồng bộ Hình 3.1 mô tả sơ đồ khối của một mạch tuần tự (Trang 35)
Hình 3.2. Sơ đồi khối tổng quát mạch tuần tự - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
Hình 3.2. Sơ đồi khối tổng quát mạch tuần tự (Trang 35)
 Cấu hình chân và lập trình FPGA, kiểm tra chức năng mạch đếm Mạch đếm nhị phân 4 bit - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
u hình chân và lập trình FPGA, kiểm tra chức năng mạch đếm Mạch đếm nhị phân 4 bit (Trang 36)
Cấu hình chân cho FPGA - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
u hình chân cho FPGA (Trang 37)
Cấu hình chân FPGA - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
u hình chân FPGA (Trang 39)
Cấu hình chân FPGA - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
u hình chân FPGA (Trang 40)
3.3.3. Thiết kế mạch tạo 4 xung ngõ ra với tần số lần lượt là 0.1Hz, 1Hz, 10Hz, 100Hz - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
3.3.3. Thiết kế mạch tạo 4 xung ngõ ra với tần số lần lượt là 0.1Hz, 1Hz, 10Hz, 100Hz (Trang 40)
Cấu hình chân FPGA - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
u hình chân FPGA (Trang 41)
3.3.4. Thiết kế mạch đếm đồng bộ, sử dụng phương pháp cài đặt các Flip – Flop. Xung đếm 1Hz được lấy từ mạch chia xung - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
3.3.4. Thiết kế mạch đếm đồng bộ, sử dụng phương pháp cài đặt các Flip – Flop. Xung đếm 1Hz được lấy từ mạch chia xung (Trang 41)
3.4.1. Thiết kế thanh ghi dịch 4bit vào nối tiếp ra nối tiếp như hình 3. Sử dụng cài đặt các module FF-D module FF-D - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
3.4.1. Thiết kế thanh ghi dịch 4bit vào nối tiếp ra nối tiếp như hình 3. Sử dụng cài đặt các module FF-D module FF-D (Trang 44)
3.5.1. Thiết kế mô hình máy trạng thái 1 - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
3.5.1. Thiết kế mô hình máy trạng thái 1 (Trang 49)
3.5.2. Thiết kế mô hình máy trạng thái 2 - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
3.5.2. Thiết kế mô hình máy trạng thái 2 (Trang 50)
3.5.2. Thiết kế mô hình máy trạng thái 2 - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
3.5.2. Thiết kế mô hình máy trạng thái 2 (Trang 50)
Thiết kế mô hình đọc phím nhấn có chống dội sử dụng mô hình máy trạng thái như sau: - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
hi ết kế mô hình đọc phím nhấn có chống dội sử dụng mô hình máy trạng thái như sau: (Trang 51)
 Bảng mã ASCII - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
Bảng m ã ASCII (Trang 60)
 Các bước cấu hình và điều khiển LCD - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
c bước cấu hình và điều khiển LCD (Trang 61)
3.1.Giải thích hoạt động của cổng NAND sử dụng CMOS dựa trên bảng trạng thái - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
3.1. Giải thích hoạt động của cổng NAND sử dụng CMOS dựa trên bảng trạng thái (Trang 91)
 Sử dụng nguồn vpulse để tạo tín hiệu logic cho ngõ vào, thực hiện kiểm tra bảng trạng thái, - THỰC HÀNH THIẾT KẾ HỆ THỐNG SỐ VÀ VI MẠCH TÍCH HỢP
d ụng nguồn vpulse để tạo tín hiệu logic cho ngõ vào, thực hiện kiểm tra bảng trạng thái, (Trang 92)

TỪ KHÓA LIÊN QUAN

TRÍCH ĐOẠN

Mạch đếm (Counter)

Thiết kế mạch đếm lên 4bit như bafi 3.3.4, sử dụng phương pháp thiết kế

Chống dội phím nhấn (debouncing circuit)

TÀI LIỆU CÙNG NGƯỜI DÙNG

TÀI LIỆU LIÊN QUAN

w