Thiết kế mô hình điều tiết nhiệt độ trong nhà lưới
3.2.1. Cảm biến nhiệt độ
3.2.1.2. Mạch đo nhiệt độ sử dụng cảm biến nhiệt độ bán dẫn LM335
Trong mạch ta sử dụng một số thiết bị nh−: Cảm biến nhiệt độLM335, bộ chuyển đổi tương tự số ADC 804, chíp vi điều khiển 89C051, LED 7 vạch, mạch so sánh.v.v...
VCC
R2 2.2K
R1 10K
13
2 D1 LM335
1
3
2
Output 10mV/oK
Khoa cơ điện - 83 - Tr−ờng ĐHNNI_ Hà Nội 3.2.1.2.1. Sơ đồ nguyên lý và sơ đồ mạch in của mạch cảm biến nhiệt độ
(PhÇn phô lôc).
3.2.1.2.2. Nguyên lý hoạt động của mạch và tính toán chọn các thiết bị cho mạch.
• Nguyên lý hoạt động và tính toán chọn thiết bị cho khối mạch cảm biến và mạch gia công:
M ch gia công th c hi n hai ch c n ng là khu ch i và hi u ch nh t o ra i n áp là 0V khi o 0oC.
Xét m ch trên ta th y:
Các khu ch i thu t toán ta s d ng lo i OP07 là lo i OA có offset th p. U1 và U2 óng vai trò là các b m i n áp lý t ng: có tr kháng vào r t l n và tr kháng ra r t nh , không các u vào nh h ng l n nhau.
Các t C1, C2, C3 và C4 có tác d ng ch ng nhi u và n nh ngu n nuôi cho m ch.
Ta có áp t i chân 2 c a c m bi n LM335 là:
Vs = K*Ta[oK] = K*(273 + ta[oC]) v i K = 10mV/oK. (3.8) T i 0oK, Vs = 0V, nên t i 0oC => Vs = 2,73V.
=> Vs = 2,73 + K*ta[oC]. (3.9)
có giá tr i n áp ra c a LM335 t i 0oC là 2,73V, trong th c t ta nhúng c m bi n vào n c á và hi u ch nh R4 cho n khi i n áp ra c a LM335 là 2,73V thì d ng.
Do ó nh m t o ra i n áp u ra là 0V t i 0oC ta c n có kh i tr ph n i n áp 2,73V t i 0oC mà LM335 t o ra. Bi n tr R2 chính là ph n bù tr ph n i n áp mà ta nói trên.
U3 óng vai trò là b c ng có khu ch i. Xét tr ng h p nó tuy n tính, áp d ng ph ng phỏp x p ch ng cho t ng kớch thớch ngừ vào, ng n m ch ngừ vào cũn l i. G i Vout1 là ỏp ngừ ra c a U3 ng v i ngừ vào o, Vout2 là ỏp ngừ ra c a U3 ng v i ngừ vào khụng o. Hai thụng s này c tớnh nh sau:
Khoa cơ điện - 84 - Tr−ờng ĐHNNI_ Hà Nội 1 * 2
5 6
U
out V
R
V = − R (3.10)
2 * 1
) 8 7 (
* 5
) 6 5 (
* 8
U
out V
R R R
R R V R
+
= + (3.11)
Nh v y i n áp t i u ra c a U3 là:
Vout = Vout1 + Vout2 = 1 * 2
5
* 6 ) 8 7 (
* 5
) 6 5 (
* 8
U
U V
R V R R R R
R R
R −
+
+ (3.12)
Ch n R5 = R7, R6 = R8 ta c:
Vout = *( ) *( )
5 6
2 1 2
1 U V U U
U V A V V
R V
R − = − (3.13)
Suy ra i n áp t i u ra c a m ch (JH1) s thay i AV*10mV khi nhi t thay i 1oC.
M t khác phân gi i c a ADC0809 là 5/255 = 19,6 20mV. T c là ADC ch thay i m t digit sau khi áp thay i 20mV. Nh v y n u ta ch n AV = 1 thì ng v i nhi t thay i 2oC ADC m i thay i 1 digit. nh n bi t c s thay i nhi t là 1oC ta ph i ch n AV = 2.
ệ Ch n R6 = 20K và R5 = 10K .
tính ch n R3, ta xét i u ki n ho t ng c a LM335 nhi t ta = 25oC, IR = 1mA thỡ i n ỏp ngừ ra c a LM335 là 2,98V.
ệ R3 = − = Ω
mA K V
V 2,02 1
98 , 2
5 (3.14)
ệ Ch n R3 = 2.2K . Ta c ng ch n R1 = 2.2K .
Chú ý: các bi n tr trong m ch c m bi n này s d ng bi n tr ch nh tinh (hay bi n tr o l ng), lo i có c u t o g m nhi u vòng dây i n tr xo n bên trong,
Khoa cơ điện - 85 - Tr−ờng ĐHNNI_ Hà Nội không nên dùng bi n tr thông th ng r t khó ch nh và không n nh (khi va ch m nh s b thay i giá tr ).
• Nguyên lý hoạt động và tính toán chọn thiết bị cho khối mạch chuyển đổi và khối mạch vi xử lý.
Ch−ơng trình điều khiển hiển thị trên LED đ−ợc nạp vào chíp vi xử lý 89C51.
Đầu vào JP5 của khối mạch này đ−ợc đấu với đầu ra JH1 của khối mạch cảm biến và mạch gia công.
Chân Vref đ−ợc nối với một mạch ổn định điện áp gồm 1 chiết áp chỉnh tinh và 1 diode Zerner.
ở chân này điện áp đầu vào đ−ợc dùng làm điện áp tham chiếu. Quan hệ giữa
điện áp Vref/2 đ−ợc thể hiện ở bảng 3.5.
Đầu JP10 đ−ợc đấu với đầu JP11. Các Tranzitor đ−ợc sử dụng ở đây là loại pnp.
org 0h sjmp main org 0Bh
ljmp ngat_timer0 main: mov sp,#30h mov tmod,#01h mov tl0,#low(-9216) mov th0,#high(-9216) setb tr0
mov ie,#82h mov r2,#00h mov 12h,#00h mov 13h,#00h mov 14h,#00h loop: acall hienthi acall kiemtra_1s
sjmp loop
hienthi: mov dptr,#bang_ma_led ;led1
mov p1,#11111110b mov p2,#01000110b acall delay
mov p2,#0ffh acall delay ;led2
mov p1,#11111101b mov p2,#00011100b acall delay
mov p2,#0ffh acall delay ;led3
mov p1,#11111011b
Khoa cơ điện - 86 - Tr−ờng ĐHNNI_ Hà Nội mov a,14h
movc a,@a+dptr mov p2,a
acall delay mov p2,#0ffh acall delay ;led4
mov p1,#11110111b mov a,13h
movc a,@a+dptr mov p2,a
acall delay mov p2,#0ffh acall delay ;led5
mov p1,#11101111b mov a,12h
movc a,@a+dptr mov p2,a
acall delay mov p2,#0ffh acall delay ret
delay: mov r7,#10h again: djnz r7,again ret
kiemtra_1s: cjne r2,#100,thoat mov r2,#00h
mov p0,#0ffh
setb p3.7 clr p3.6 nop nop setb p3.6
again1: jb p3.7,again1 clr p3.5
mov a,p0 mov b,#100 div ab mov 12h,a mov a,b mov b,#10 div ab mov 13h,a mov 14h,b setb p3.5 thoat:
ret
ngat_timer0: inc r2
mov tl0,#low(-9216) mov th0,#high(-9216) setb tr0
reti
bang_ma_led: db 40h,79h,24h,30h,19h,12h,2h,78h,0h,1
0h
end.
Khoa cơ điện - 87 - Tr−ờng ĐHNNI_ Hà Nội
• Nguyên lý hoạt động và tính toán chọn thiết bị cho khối mạch hiển thị.
Các đầu SV1 và SV7 lần l−ợt đ−ợc đấu với các đầu JP14 và đầu JP1 của khối mạch chuyển đổi và khối mạch vi xử lý.
Trong mạch này ta sử dụng 5 đèn LED 7 vạch nối chung anôt. Mạch hoạt
động theo phương pháp quét tức là nó quét lần lượt các đèn LED. Các đèn này được quét liên tục, thời gian quét mỗi đèn rất ngắn khoảng vài μs. Do hiện tượng lưu ảnh trờn vừng mạc mà mắt ta cảm nhận nh− cỏc đốn này khụng thay đổi trạng thỏi.
Chương trình đã được nạp cho vi xử lý điều khiển quá trình này.
Các điện trở từ R1 ữ R8 trong mạch để hạn chế dòng cho đèn LED từ 5 ữ 20 mA.
Ví dụ: Ta muốn hiện thị chữ C ở đèn LED thứ 5 từ trái sáng thì các đi ốt a, f, e, d phải thông, khi đó catôt của các đi ốt này phải đ−ợc nối với nguồn.
Tương tự nếu ta muốn hiện số 3 ở đèn thứ 3 từ trái sáng thì các đi ốt a, b, c, d, g phải thông, khi đó catôt của các đi ốt này phải đ−ợc nối với nguồn.
3.2.1.2.3. Tổng quan về chíp vi điều khiển 89051.
3.2.1.2.3.1. Cấu tạo bên trong của chíp vi điều khiển 89051.
Vào năm 1981. Hãng Intel giới thiệu một số bộ vi điều khiển đ−ợc gọi là 8051. Bộ vi điều khiển này có 128 byte RAM, 4K byte ROM trên chíp, hai bộ định thời, một cổng nối tiếp và 4 cổng (đều rộng 8 bit) vào ra tất cả đ−ợc đặt trên một chÝp.
8051 là một bộ xử lý 8 bit có nghĩa là CPU chỉ có thể làm việc với 8 bit dữ
liệu tại một thời điểm. Dữ liệu lớn hơn 8 bit đ−ợc chia ra thành các dữ liệu 8 bit để cho xử lý. 8051 có tất cả 4 cổng vào - ra I/O mỗi cổng rộng 8 bit (xem hình 3.2.2.3.1 ). Mặc dù 8051 có thể có một ROM trên chíp cực đại là 64 K byte, nh−ng các nhà sản xuất lúc đó đã cho xuất xưởng chỉ với 4K byte ROM trên chíp.
Bảng 3.4: Các đặc tính của 8051 đầu tiên.
Đặc tính Số l−ợng
ROM trên chíp RAM
Bộ định thời Các chân vào - ra Cổng nối tiếp Nguồn ngắt
4K byte 128 byte 2
32 1 6
Khoa cơ điện - 88 - Tr−ờng ĐHNNI_ Hà Nội Hình 3.10: Bố trí bên trong của sơ đồ khối 8051.
3.2.1.2.3.2. Mô tả chân của chíp vi điều khiển 89051.
Họ 89051đều có 40 chân, với hai hàng chân DIP cho các chức năng khác nhau. Sơ đồ bố trí chân của 89051
COUNTER
OSC INTERRUPT
CONTROL
4 I/O PORTS BUS
CONTROL
SERIAL PORT EXTERNAL
INTERRUPTS
CPU
ON - CHIP RAM
ETC TIMER 0 TIMER 1
ADDRESS/DATA
TXD RXD
P P P P
P1.0 P1.1 P1.2
P1P1.4 P1.5 P1.6 P1.7 RST
P0.0 (AD0) 1 Vcc
2 3 5 6 4
7 8 9 11 12 10
13 14 15 17 18 16
19 20
40 39 38 36 35 37
34 33 32 30 29 31
28 27 26 24 23 25
22 21
8051 (8031)
P0.1 (AD1) P0.2 (AD2) P0.4 (AD4) P0.5 (AD5) P0.3 (AD3)
PSEN P0.6 (AD6)
P2.5 (A13) P2.3 (A11) P2.1 (A9) P2.7 (A15)
P2.4(A12) P2.6 (A14)
P2.0 (AB) P2.2 (A10) (RXD) P3.0
(TXD) P3.1 (NT0) P3.2 (NT1) P3.3 (T0) P3.4 (T1) P3.5 (WR) P3.6 (RD) P3.7 XTAL2 XTAL1 GND
P0.6 (AD6) EA/CPP ALE/PROG
Khoa cơ điện - 89 - Tr−ờng ĐHNNI_ Hà Nội Hình 3.11: Sơ đồ bố trí chân của 89051
Trên hình 3.11 là sơ đồ bố trí chân của 8051. Ta thấy rằng trong 40 chân thì có 32 chân dành cho các cổng P0, P1, P2 và P3 với mỗi cổng có 8 chân. Các chân còn lại đ−ợc dành cho nguồn VCC, đất GND, các chân dao động XTAL1 và XTAL2 tái lập RST cho phép chốt địa chỉ ALE truy cập đ−ợc địa chỉ ngoài EA, cho phép cất ch−ơng trình PSEN. Trong 8 chân này thì 6 chân VCC , GND, XTAL1, XTAL2, RST và EA đ−ợc các họ 8031 và 8051 sử dụng. Hay nói cách khác là chúng phải
đ−ợc nối để cho hệ thống làm việc mà không cần biết bộ vi điều khiển thuộc họ 8051 hay 8031. Còn hai chân khác là PSEN và ALE đ−ợc sử dụng chủ yếu trong các hệ thống dựa trên 8031.
1. Chân VCC: Chân số 40 là VCC cấp điện áp nguồn cho chíp. Nguồn điện áp là +5V.
2. Chân GND: Chân GND: Chân số 20 là GND.
3. Chân XTAL1 và XTAL2:
8051 có một bộ dao động trên chíp nh−ng nó yêu cầu có một xung đồng hồ ngoài để chạy nó. Bộ dao động Thạch Anh thường xuyên nhất được nối tới các chân đầu vào XTAL1 (chân 19) và XTAL2 (chân 18). Bộ dao động Thạch Anh
đ−ợc nối tới XTAL1 và XTAL2 cũng cần hai tụ điện giá trị 30pF. Một phía của tụ
điện đ−ợc nối xuống đất nh− đ−ợc trình bày trên hình 3.12
C2
C1
30pF
XTAL2
XTAL1
GND
XTAL2
XTAL1
GND NC
EXTERRNAL OSCILLATAOR
SIGNAL
Khoa cơ điện - 90 - Tr−ờng ĐHNNI_ Hà Nội Hình 3.12 a) Nối XTAL tới 8051 b) Nối XTAL tới nguồn đồng bộ ngoài.
Cần phải lưu ý rằng có nhiều tốc độ khác nhau của họ 8051. Tốc độ được coi nh− là tần số cực đại của bộ giao động đ−ợc nối tới chân XTAL. Ví dụ, một chíp 12MHz hoặc thấp hơn. T−ơng tự nh− vậy thì một bộ vi điều khiển cũng yêu cầu một tinh thể có tần số không lớn hơn 20MHz. Khi 8051 đ−ợc nối tới một bộ giao
động tinh thể thạch anh và cấp nguồn thì ta có thể quan sát tần số trên chân XTAL2 bằng máy hiện sóng. Nếu ta quyết định sử dụng một nguồn tần số khác bộ giao
động thạch anh chẳng hạn nh− là bộ dao động TTL thì nó sẽ đ−ợc nối tới chân XTAL1, còn chân XTAL2 thì để hở không nối nh− hình 3.12b.
4. Ch©n RST:
Chân số 9 là chân tái lập RESET. Nó là một đầu vào và có mức tích cực cao (bình th−ờng ở mức thấp). Khi cấp xung cao tới chân này thì bộ vi điều khiển sẽ tái lập và kết thúc mọi hoạt động. Điều này thường được coi như là sự tái bật nguồn.
Khi kích hoạt tái bật nguồn sẽ làm mất mọi giá trị trên các thanh ghi.
5. Ch©n EA:
Các thành viên họ 8051 nh− 8751, 98C51 hoặc DS5000 đều có ROM trên chíp lưu cất chương trình. Trong các trường hợp như vậy thì chân EA được nối tới VCC. Đối với các thành viên củ họ nh− 8031 và 8032 mà không có ROM trên chíp thì mã chương trình được lưu cất ở trên bộ nhớ ROM ngoài và chúng được nạp cho 8031/32. Do vậy, đối với 8031 thì chân EA phải đ−ợc nối đất để báo rằng mã
ch−ơng trình đ−ợc cất ở ngoài. EA có nghĩa là truy cập ngoài (External Access) là chân số 31 trên vỏ kiểu DIP. Nó là một chân đầu vào và phải đ−ợc nối hoặc với VCC hoặc GND. Hay nói cách khác là nó không đ−ợc để hở.
6. Ch©n PSEN:
Đây là chân đầu ra cho phép cất ch−ơng trình (Program Store Enable) trong hệ thống dựa trên 8051 thì ch−ơng trình đ−ợc cất ở bộ nhớ ROM ngoài thì chân này
đ−ợc nối tới chân OE của ROM.
Khoa cơ điện - 91 - Tr−ờng ĐHNNI_ Hà Nội 7. Ch©n ALE:
Chân cho phép chốt địa chỉ ALE là chân đầu ra và đ−ợc tích cực cao. Khi nối 8051 tới bộ nhớ ngoài thì cổng 0 cũng đ−ợc cấp địa chỉ và dữ liệu.
Hay nói cách khác 8051 dồn địa chỉ và dữ liệu qua cổng 0 để tiết kiệm số chân. Chân ALE đ−ợc sử dụng để phân kênh địa chỉ và dữ liệu bằng cách nối tới chân G của chíp 74LS373.
8. Các chân cổng vào\ra và các chức năng của chúng.
Bốn cổng P0, P1, P2 và P3 đều sử dụng 8 chân và tạo thành cổng 8 bít. Tất cả các cổng khi RESET đều đ−ợc cấu hình nh− các đầu ra, sẵn sàng để đ−ợc sử dụng nh−
các cổng đầu ra. Muốn sử dụng cổng nào trong số các cổng này làm đầu vào thì nó phải đ−ợc lập trình.
9. Cổng P0.
Cổng 0 chiếm tất cả 8 chân (từ chân 32 đến 39). Nó có thể đ−ợc dùng nh− cổng đầu ra, để sử dụng các chân của cổng 0 vừa làm đầu ra, vừa làm đầu vào thì mỗi chân phải đ−ợc nối tới một điện trở kéo bên ngoài 10kΩ. Điều này là do một thực tế là cổng P0 là một màng mở khác với các cổng P1, P2 và P3. Khái niệm máng mở
đ−ợc sử dụng trong các chíp MOS về chừng mực nào đó nó giống nh− Cô-lec-tơ hở
đối với các chíp TTL. Trong bất kỳ hệ thống nào sử dụng 89C51 ta thường nối cổng P0 tới các điện trở kéo, bằng cách này ta có đ−ợc các −u điểm của cổng P0 cho cả
đầu ra và đầu vào. Với những điện trở kéo ngoài đ−ợc nối khi tái lập cổng P0 đ−ợc cấu hình nh− một cổng đầu ra.
a) Cổng P0 đầu vào: Với các điện trở đ−ợc nối tới cổng P0 nhằm để tạo nó thành cổng đầu vào thì nó phải đ−ợc lập trình bằng cách ghi 1 tới tất cả các bit. Đoạn mã
dưới đây sẽ cấu hình P0 lúc đầu là đầu vào bằng cách ghi 1 đến nó và sau đó dữ
liệu nhận đ−ợc từ nó đ−ợc gửi đến P1.
b) Vai trò kép của cổng P0: Khi nối 8051 tới bộ nhớ ngoài thì cổng 0 cung cấp cả địa chỉ và dữ liệu 8051 dồn dữ liệu và địa chỉ qua cổng P0 để tiết kiệm số chân.
Khoa cơ điện - 92 - Tr−ờng ĐHNNI_ Hà Nội ALE báo nếu P0 có địa chỉ hay dữ liệu khi ALE - 0 nó cấp dữ liệu D0 - D7. Do vậy, ALE đ−ợc sử dụng để tách địa chỉ và dữ liệu với sự trợ giúp của chốt 74LS373.
10. Cổng P1.
Cổng P1 cũng chiếm tất cả 8 chân (từ chân 1 đến chân 8) nó có thể đ−ợc sử dụng nh− đầu vào hoặc đầu ra. So với cổng P0 thì cổng này không cần đến điện trở kéo vì nó đã có các điện trở kéo bên trong. Trong quá trình tái lạp thì cổng P1 đ−ợc cấu hình nh− một cổng đầu ra.
11. Cổng P2:
Cổng P2 cũng chiếm 8 chân (các chân từ 21 đến 28). Nó có thể đ−ợc sử dụng nh− đầu vào hoặc đầu ra giống nh− cổng P1, cổng P2 cũng không cần điện trở kéo vì nó đã có các điện trở kéo bên trong. Khi tái lập, thì cổng P2 đ−ợc cấu hình nh−
một cổng đầu ra.
Từ những trình bày trên đây ta có thể kết luận rằng trong các hệ thống dựa trên các bộ vi điều khiển 89C51 thì ta có 3 cống P0, P1và P2 cho các thao tác vào/
ra
12. Cổng P3:
Cổng P3 chiếm tổng cộng là 8 chân từ chân 10 đến chân 17. Nó có thể đ−ợc sử dụng nh− đầu vào hoặc đầu ra. Cống P3 không cần các điện trở kéo cũng nh− P1 và P2. Mặc dù cống P3 đ−ợc cấu hình nh− một cống đầu ra khi tái lập, nh−ng đây không phải là cách nó đ−ợc ứng dụng phổ biến nhất. Cống P3 có chức năng bổ xung là cung cấp một số tín hiệu quan trọng đặc biệt chẳng hạn nh− các ngắt
Các bit P3.0 và P3.1 đ−ợc dùng cho các tín hiệu nhận và phát dữ liệu trong truyền thông dữ liệu nối tiếp. Các bit P3.2 và P3.3 đ−ợc dành cho các ngắt ngoài.
Bit P3.4 và P3.5 đ−ợc dùng cho các bộ định thêm 0 và 1. Cuối cùng các bit P3.6 và P3.7 đ−ợc cấp cho các tín hiệu ghi và đọc các bộ nhớ ngoài đ−ợc nối tới các hệ thống dựa trên 89051.
Trong các hệ thống dựa trên 89C51 thì các chân P3.6 và P3.7 đ−ợc dùng cho vào - ra còn các chân khác của P3 đ−ợc sử dụng bình th−ờng trong vai trò chức năng thay đổi.
Khoa cơ điện - 93 - Tr−ờng ĐHNNI_ Hà Nội 3.2.1.2.3.3 Chíp chuyển đổi ADC 804 ( Bộ chuyển đổi tương tự số)
Chíp ADC 804 là bộ chuyển đổi tương tự số trong họ các loạt ADC 800 từ hãng National Semiconductor. Nó cũng đ−ợc nhiều hãng khác sản xuất, nó làm việc với +5v và có độ phân giải là 8 bít. Ngoài độ phân giải thì thời gian chuyển đổi cũng là một yếu tố quan trọng khác khi đánh giá một bộ ADC. Thời gian chuyển
đổi được định nghĩa như là thời gian mà bộ ADC cần để chuyển một đầu vào tương tự thành một số nhị phân. Trong ADC 804 thời gian chuyển đổi thay đổi phụ thuộc vào tần số đồng hồ đ−ợc cấp tới chân CLK và CLK IN nh−ng không thể nhanh hơn 110μs. Các chân của ADC 804 đ−ợc mô tả nh− sau:
1. Chân CS (chọn chíp): Là một đầu vào tích cực mức thấp đ−ợc sử dụng để kích hoạt chíp ADC 804. Để truy cập ADC 804 thì chân này phải ở mức thấp.
2. Chân RD(đọc): Đây là một tín hiệu đầu vào đ−ợc tích cực mức thấp. Các bộ ADC chuyển đổi đầu vào tương tự thành số nhị phân tương đương với nó và giữ nó trong một thanh ghi trong. RDđ−ợc sử dụng để nhận dữ liệu đ−ợc chuyển đổi ở đầu ra của ADC 804. Khi CS = 0 nếu một xung cao - xuống - thấp đ−ợc áp đến chân
RDthì đầu ra số 8 bít đ−ợc hiển diện ở các chân dữ liệu D0 - D7. Chân RD cũng
đ−ợc coi nh− cho phép đầu ra.
3. Chân ghi WR(thực ra tên chính xác là “Bắt đầu chuyển đổi”). Đây là chân đầu vào tích cực mức thấp đ−ợc dùng để báo cho ADC 804 bắt đầu quá trình chuyển
đổi. Nếu CS = 0 khi WRtạo ra xung cao - xuống - thấp thì bộ ADC 804 bắt đầu chuyển đổi giá trị đầu vào tương tự Vin về số nhị phân 8 bít. Lượng thời gian cần thiết để chuyển đổi thay đổi phụ thuộc vào tần số đ−a đến chân CLK IN và CLK R. Khi việc chuyển đổi dữ liệu đ−ợc hoàn tất thì chân INTR đ−ợc ép xuống thấp bởi ADC 804.
4. Chân CLK IN và CLK R.
Khoa cơ điện - 94 - Tr−ờng ĐHNNI_ Hà Nội Chân CLK IN là một chân đầu vào đ−ợc nối tới một nguồn đồng hồ ngoài khi đồng hồ ngoài đ−ợc sử dụng để tạo ra thời gian. Tuy nhiên 804 cũng có một máy tạo xung đồng hồ. Để sử dụng máy tạo xung đồng hồ trong (cũng còn đ−ợc gọi là máy tạo đồng hồ riêng) của 804 thì các chân CLK IN và CLK R đ−ợc nối tới một tụ điện và một điện trở nh− chỉ ra trên hình 3.10. Trong tr−ờng hợp này tần số
đồng hồ đ−ợc xác định bằng biểu thức:
RC 1 , 1
f = 1 (3.15)
Giá trị tiêu biểu của các đại l−ợng trên là R = 10kΩ và C= 150pF và tần số nhận đ−ợc là f = 606kHz và thời gian chuyển đổi sẽ mất là 110μs.
Hình 3.13: Kiểm tra ADC 804 ở chế độ chạy tự do.
5. Chân ngắt INTR(ngắt hay gọi chính xác hơn là “kết thúc chuyển đổi’).
Đây là chân đầu ra tích cực mức thấp. Bình th−ờng nó ở trạng thái cao và khi việc chuyển đổi hoàn tất thì nó xuống thấp để báo cho CPU biết là dữ liệu đ−ợc
ADC08 +5
1 1 1
4 1 2 10
9 19
10k
150 11
12 13 14 15 16 17 18
3 5
to LE
Noma lly Open D
D D D D D D D W D INT
R CS CLK CLK A Vref/
Vin(- Vin(
20 Vc 10k
PO