Đánh giá tình hình hoạt động quản lý chất lượng Công ty TNHH thiết kế

CHƯƠNG 1 : CƠ SỞ LÝ LUẬN VỀ HOẠT ĐỘNG QUẢN LÝ CHẤT LƯỢNG

2.2.2 Đánh giá tình hình hoạt động quản lý chất lượng Công ty TNHH thiết kế

thiết kế Renesas Việt Nam

2.2.2.1. Thu thập thông tin dữ liệu

Để phục vụ cho việc phân tích đánh giá hoạt động quản lý chất lượng tại Công ty TNHH Thiết kế Renesas Việt Nam, tác giả đã thực hiện công tác thu thập thông tin dữ liệu như sau:

 Thu thập từ phòng nhân sự bao gồm: Cơ cấu tổ chức của cấp công ty, cơ cấu tổ chức phòng thiết kế, số lượng kỹ sư hoạt động qua từng năm, trình độ học vấn và chuyên ngành của kỹ sư, năm kinh nghiệm, kỹ năng ngoại ngữ.

 Thu thập từ phịng kế tốn bao gồm: Kết quả hoạt động kinh doanh của công ty, chi phí thống kê cho máy móc thiết bị, phần mềm, dự án, chi phí khắc phục sai lỗi.

 Thu thập báo cáo từ ban lãnh đạo bao gồm: Các báo cáo tình hình hoạt động kinh doanh qua các năm, chỉ tiêu kinh tế mục tiêu giai đoạn ba năm tiếp theo, định hướng phát triển công ty về mặt kinh tế và chất lượng.

 Thu thập thông tin sai lỗi từ trưởng và phó đội, nhóm thiết kế bao gồm: Thông tin sai lỗi thống kê cho từng dự án, module thiết kế, số kỹ sư tham dự, thời gian thực hiện, chi phí khắc phục sai lỗi tính bằng thời gian, nguyên nhân dẫn đến sai lỗi như bảng 2.1 sau đây.

 Tiến hành phỏng vấn ban lãnh đạo cấp cao và các lãnh đạo cấp trung gian, hỏi ý kiến một số chuyên gia kỹ sư Nhật Bản dày dạn kinh nghiệm, những kỹ sư mắc sai lầm trong quá trình thiết kế để đánh giá chính xác và đưa ra các giải pháp phù hợp với xu hướng phát triển của tổ chức.

Bảng 2.1: Phiếu thu thập sai lỗi qua từng dự án

Tên dự án Trưởng nhóm

Số kỹ sư Trưởng dự án

Thời gian thực hiện Năm

ST

T Sai lỗi Tên

module Mô tả Mã lỗi Nguyên nhân Chi phí (giờ)

1 Sai kết nối tín hiệu clock SCIF

Việc kết nối sai tên tín hiệu dẫn đến dữ liệu truyền nhận khơng đúng

E1.3

Do tên tín hiệu rất giống nhau, bất cẩn trong viết code scif_xclk (sai) scif_sclk (đúng) 3 giờ tìm lỗi và sửa lỗi 2 3 4 5 6 7 8 9

“Nguồn: Phiếu nội bộ dùng thu thập thông tin – Renesas” Cách thức thu thập thông tin dữ liệu là bằng phiếu điều tra điện tử, cụ thể là dùng file Excel với các công thức được chuẩn bị sẵn nên việc tổng hợp thông tin dữ liệu thống kê qua từng năm, được thực hiện tự động và chính xác. Tổng số phiếu điều tra sai lỗi cho từng dự án thu thập được là 191 phiếu bao gồm: năm 2006 (3 dự án), năm 2007 (8 dự án), năm 2008 (15 dự án), năm 2009 (20 dự án), năm 2010 (28 dự án), năm 2011 (35 dự án), năm 2012 (40 dự án), năm 2013 (42 dự án).

Thời gian thu thập dữ liệu bắt đầu từ 08/07/2013 đến 30/08/2013 với sự hỗ trợ nhiệt tình từ các trưởng nhóm, tác giả hồn thành bảng thống kê các sai lỗi qua các năm như sau:

Bảng 2.2: Thống kê các sai lỗi từ năm 2006 đến 6 tháng đầu năm 2013

Mã

lỗi Loại sai lỗi 2006 2007 2008 2009 2010 2011 2012

6 tháng đầu năm 2013 Tổng E1.1 Sai đặc tả hệ thống 0 0 1 2 1 0 4 0 8 E1.2 Sai đặc tả chức năng 12 44 103 80 79 68 66 50 502

E1.3 Sai đặc tả kết nối 17 40 66 59 56 40 39 30 347 E1.4 Sai đặc tả bố trí

chân chip 20 37 58 50 48 45 40 31 329

E2.1 Sai lỗi viết code

RTL 58 195 307 299 287 267 299 203 1915 E2.2 Sai lỗi kết nối 48 148 217 202 189 162 143 102 1211 E2.3 Sai lỗi thiết kế

PAD 15 64 89 71 64 52 50 38 443

E2.4 Sai lỗi tích hợp

chip 10 21 35 33 34 39 30 29 231

E2.5 Sai lỗi tổng hợp 6 14 30 29 25 20 23 17 164 E3 Sai lỗi thiết kế

mạch kiểm tra 7 14 22 23 22 17 18 10 133

E4.1 Sai lỗi sắp đặt 5 8 10 9 6 8 5 3 54

E4.2 Sai lỗi định tuyến 4 5 7 6 4 3 4 2 35 E5 Các sai lỗi khác 3 12 23 20 18 10 9 8 103

Tổng 205 602 968 883 833 731 730 523 5475

Nhận xét sơ bộ: Bảng 2.2 cho thấy có 13 loại sai lỗi được thống kê. Trong đó, giai đoạn đặc tả kỹ thuật chi tiết toàn bộ chip gồm 4 loại lỗi, giai đoạn thiết kế luận

lý gồm 5 loại lỗi, giai đoạn thiết kế mạch kiểm tra tích hợp gồm 1 loại lỗi, giai đoạn sắp đặt và định tuyến gồm 2 loại lỗi và 1 loại lỗi liên quan khác. Sai lỗi viết code RTL tập trung nhiều nhất chiếm 1915 lỗi trong tổng số 5475 lỗi. Ngược lại, sai lỗi đặt tả hệ thống xuất hiện ít nhất chỉ chiếm 8 lỗi. Từ năm 2006 đến năm 2008, số sai lỗi tăng lên cùng chiều với số dự án nhận về. Nhưng từ năm 2009 đến nay, số sai lỗi có xu hướng giảm dần ngược chiều với số dự án và số lượng kỹ sư thiết kế nhưng con số vẫn còn khá cao.

Từ các số liệu này, tác giả đã sắp xếp lại các sai lỗi theo tần suất xuất hiện và tỷ lệ phần trăm các sai lỗi, xếp hạng những vấn đề theo thứ tự ưu tiên để tiến hành hoạt động cải tiến qua biểu đồ pareto như sau:

Hình 2.9: Biểu đồ phân bố số sai lỗi giảm dần và phần trăm tích lũy tăng dần từ năm 2006 đến 6 tháng đầu năm 2013

2.2.2.2. Phân tích đánh giá dữ liệu thống kê

 Nhận xét về các sai lỗi

Biểu đồ Pareto hình 2.9 cho thấy kết quả thống kê các sai lỗi từ năm 2006 đến 6 tháng đầu năm 2013 gồm 12 loại sai lỗi chính và sai lỗi thuộc nhóm các nguyên nhân khác (E5) được sắp xếp theo thứ tự giảm dần theo trục Y bên trái và phần trăm tích lũy tương ứng theo thứ tự tăng dần theo trục Y bên phải. Trong đó, sai lỗi viết code RTL (E2.1) là loại sai lỗi xuất hiện nhiều nhất và sai lỗi đặc tả hệ thống (E1.1) là sai lỗi ít xuất hiện nhất trong quy trình thiết kế ở Việt Nam từ giai đoạn 1 đến giai đoạn 4. Chỉ tính riêng sai lỗi E2.1, nó chiếm 35% trên tổng số 5475

sai lỗi. Trong khi đó, hơn 80% tổng số sai lỗi tập trung vào 5 loại sai lỗi chính bao gồm: Sai lỗi viết code RTL (E2.1), sai lỗi kết nối (E2.2), sai lỗi đặc tả chức năng (E1.2), sai lỗi thiết kế PAD (E2.3), sai lỗi đặc tả kết nối (E1.3).

 Đánh giá chi phí do các sai lỗi gây nên

Ngồi các chi phí chung như điện, nước, tiền lương, chi phí khấu hao máy móc thiết bị, bản quyền phần mềm thiết kế, mỗi sai lỗi trong thiết kế có tác động rất lớn đến thời gian lặp TAT (Turn Around Time). Vì thời gian khơng tự tăng thêm mà chỉ có thể giảm đi nên mỗi khi sai lỗi xuất hiện thì áp lực về mặt thời gian lại tăng thêm. Như đã trình bày trong quy trình thiết kế, giai đoạn 5 là giai đoạn thiết kế mặt nạ và được cơng ty mẹ đảm nhiệm và chi phí để sản xuất một lớp mặt nạ là khơng hề nhỏ với giá thấp nhất cho mỗi mặt nạ là 0.5 triệu USD. Chính vì thế, nếu sai lỗi được phát hiện trễ sau khi sản xuất mặt nạ thì đó là cái giá thấp nhất phải trả cho việc sửa sai ở giai đoạn này. Mặt khác, một khi sai lỗi được phát hiện, nguy cơ sai lầm tương tự rất có thể cịn tìm ẩn trong các module hay các dự án tương tự khác. Chính vì vậy, ngồi chi phí lặp kể trên, chi phí phát sinh cho việc kiểm tra và rà soát lại tất cả các thao tác trong quy trình, dữ liệu cũng như kết quả kiểm nghiệm trước đó là rất lớn để phịng ngừa sai lỗi tương tự nếu có.

Theo thống kê từ năm 2006 đến tháng 06 năm 2013 thì 5 loại sai lỗi chính kể trên gây tổn thất chi phí thời gian lặp (TAT) khá đáng kể khoảng 5000 giờ tương đương gần 208 ngày làm việc bao gồm tiền lương nhân viên, chi phí khấu hao máy móc thiết bị và bản quyền phần mềm. Tuy nhiên, năm 2008 có một trường hợp duy nhất do sai lỗi được phát hiện quá trễ dẫn đến hậu quả là phải thiết kế lại mặt nạ vật lý gây tổn thất 0.5 triệu USD.

 Đánh giá các sai lỗi thống kê

Bảng 2.2 cho thấy số liệu thống kế giai đoạn từ năm 2006 đến năm 2008, số lượng sai lỗi tăng lên cùng chiều với số dự án và số lượng kỹ sư. Nhưng từ năm 2009 đến năm 2012, số lượng sai lỗi mỗi loại đều có chiều hướng giảm. Nguyên nhân là vì cơng ty đã quan tâm và đưa ra các yêu cầu chỉ tiêu về chất lượng từ năm 2009. Ta cũng nhận thấy rằng nhóm sai lỗi E3, E4.1, E4.2 được kiểm sốt tốt vì

hoạt động thiết kế chủ yếu được thực hiện bằng các công cụ phần mềm tự động nên sai lỗi trong giai đoạn thiết kế mạch kiểm tra (E3) và giai lỗi sắp đặt định tuyến (E4.1, E4.2) là không nhiều. Công ty cũng đã quyết định nâng cấp các công nghệ máy chủ hiện đại cùng với việc cập nhật các phần mềm EDA (Electronic Design Automation) hỗ trợ cho việc thiết kế hồn thiện hơn, ít sai lỗi hơn trước khi chuyển tiếp dữ liệu qua giai đoạn 5, giai đoạn thiết kế mặt nạ vật lý.

Nhóm 5 sai lỗi chính thuộc vào giai đoạn thiết kế luận lý. Tuy công ty đã đưa ra các yêu cầu về chất lượng từ năm 2009 và nhìn chung có cải thiện, nhưng số sai lỗi xuất hiện ở giai đoạn này chiếm tỷ lệ khá cao và chúng có mối liên hệ với nhau. Chẳng hạn, sai lỗi viết code RTL có quan hệ chặt chẽ với chức năng được đặt tả trong quá trình thiết kế. Mỗi chi tiết nhỏ nhất trong đặt tả cần được phản ánh đúng không chỉ về chức năng mạch điện mà còn phải tuân thủ các thứ tự thực hiện về mặt thời gian. Tương tự, khi kết nối các khối chức năng lại với nhau, việc đặt tả kết nối phải rõ ràng và có ảnh hưởng đến sai lỗi kết nối.

Để phân tích sai lỗi và tìm ra ngun nhân gốc của vấn đề một cách hệ thống, thông thường Renesas lựa chọn cách tiếp cận là sử dụng mơ hình “5 tại sao” (5 WHY) của cơng ty Toyota. Cơ bản mơ hình này được hiểu là việc sử dụng câu hỏi “tại sao” 5 lần cho đến khi tìm ra được yếu tố cốt lõi nhất (atomic) nhưng phải đảm bảo có thể xử lý được (actionable). Mơ hình “5 WHY” ở đây tương đương với mơ hình xương cá hay Ishikawa diagram. Nếu các hãng sản xuất tập trung vào các yếu tố: con người, thiết bị, ngun liệu, thơng tin, quy trình, mơi trường, hệ thống, v.v… thì mơ hình “5 tại sao” của Renesas chỉ tập trung vào ba yếu tố là con người (human), kỹ thuật (technical) và quản lý (management). Hình 2.10 mơ tả q trình phân tích phân nhánh theo mơ hình xương cá để tìm nguyên nhân gốc dẫn đến nhóm 5 sai lỗi nổi trội trong quy trình thiết kế.

Hình 2.10: Mơ hình xương cá để tìm nguyên nhân gây lỗi

Sau q trình phỏng vấn các trưởng nhóm thiết kế, một vài kỹ sư Nhật Bản có kinh nghiệm và các kỹ sư mắc sai lầm trong thiết kế, nguyên nhân dẫn đến các sai lỗi E21, E22, E23, E1.2, E1.3 xuất hiện nhiều có thể được tóm tắt như sau:

 Đánh giá sai lỗi theo yếu tố con người: phần lớn sai lỗi viết code RTL và sai lỗi đặc tả chức năng có nguyên nhân là kỹ sư mắc sai lầm vẫn cịn thiếu kiến thức chun mơn có liên quan đến các khâu khác và kỹ năng viết code vẫn chưa hồn thiện, vẫn cịn thiếu cân nhắc ở các trường hợp đặc biệt, các trường hợp biên. Trong khi đó, sai lỗi thiết kế kết nối và đặc tả kết nối chủ yếu do sự bất cẩn gây nên vì lượng kết nối là con số khơng nhỏ. Còn sai lỗi thiết kế PAD là do kỹ sư chưa nắm được sự liên kết mạch cho từng module thiết kế có hay khơng trong việc nhân đôi thiết kế để tăng số chân tín hiệu PAD tương ứng.

 Đánh giá sai lỗi theo yếu tố kỹ thuật: sai lỗi viết code phần lốn liên quan đến chuẩn mạch bất đồng bộ. Việc đặt tả cũng khơng thật sự dễ dàng vì khi thiết kế mạch đồng bộ, kỹ sư cần phải hiểu rõ các tín hiệu điều khiển khơng chỉ đồng bộ nội tại trong module thiết kế mà còn phải quan tâm đến những module liên quan khác. Trong khi đó, sai lỗi kết nối và sai lầm trong cách đặt tả không liên quan đến yếu tố kỹ thuật nhiều. Ngược lại, thiết kế PAD đòi hỏi nhiều kỹ thuật và phần lớn sai lỗi thiết kế PAD liên quan đến kỹ thuật sắp xếp nhóm chức năng.

 Đánh giá sai lỗi theo yếu tố quản lý: Các sai lỗi xuất hiện khơng liên quan

đến quy trình thiết bị, mà do thiếu các chương trình đào tạo huấn luyện kỹ sư cũng như các buổi hội họp chia sẻ những sai lỗi và kiến thức chuyên môn cho nhau. Hơn nữa, các tài liệu hướng dẫn vẫn còn sơ xài chưa đầy đủ vì phần lớn được soạn thảo bằng tiếng Nhật và tốn nhiều công sức để chuyển đổi sang tiếng Anh chuyên ngành. Đồng thời nhóm chất lượng chưa được thành lập kịp thời để kiểm soát các tiến trình cụ thể.

2.2.2.3. Các yếu tố ảnh hưởng đến chất lượng sản phẩm

 Nhóm nhân tố bên ngoài doanh nghiệp

 Về thị trường:

Trong thị trường công nghệ, nhu cầu của khách hàng về các sản phẩm công nghệ đang ngày càng được nâng cao. Và chất lượng không chỉ là độ bền sản phẩm mà nó gắn liền với khả năng đáp ứng và sự sáng tạo trong giao tiếp. Nếu cách đây 3 năm, máy tính bảng là thứ sản phẩm xa xỉ ít ai biết đến thì ngày nay nó là loại sản phẩm cơng nghệ được ưa chuộng nhất hiện nay. Hai từ “vuốt” và “chạm” không cịn xa lạ với khách hàng cơng nghệ. Chính vì vậy, doanh nghiệp phải ln đầu tư vào bộ phận nghiên cứu thị trường, nắm bắt rõ các yêu cầu và thị hiếu của khách hàng để có thể đi tiên phong đưa ra các sản phẩm phù hợp. Công tác chiến lược sản

phẩm luôn được quan tâm đầu tư và điều này đã và đang được thực hiện bởi cơng ty mẹ bên phía Nhật Bản.

 Về trình độ khoa học cơng nghệ:

Hiện nay, chúng ta thường nghe nói đến cơng nghệ Nano, cơng nghệ về kích thước tế bào bán dẫn được tính theo đơn vị 10-9

mét. Công nghệ Nano ứng dụng trong vi mạch có thể kể đến cơng nghệ Nano thuộc hạng nhỏ nhất hiện nay là 20nm, cực nhỏ và sắp tiến đến ngưỡng không thể thu nhỏ được nữa. Các nhà khoa học công nghệ đã và đang nghiên cứu sẽ cho ra đời bóng bán dẫn 3D siêu nhỏ thay thế. Vì vậy, doanh nghiệp Renesas cũng khơng ngừng nghiên cứa, đầu tư cải tiến và đáp ứng các công nghệ hiện đại nhất vào hoạt động thiết kế của mình. Song song đó, các hệ thống hạ tầng mạng, hệ thống quản trị cơ sở dữ liệu, hệ thống tài liệu, các phần mềm thiết kế ln có kế hoạch kiểm tra định kỳ hàng quý để bổ sung, cập nhật và cải tiến sử dụng sao cho hiệu quả, đáp ứng với nhu cầu sử dụng của lực lượng lao động của Công ty.

 Về chính sách nhà nước:

Ngành công nghiệp bán dẫn hiện đang nhận được sự quan tâm rất lớn của nhà nước và đã được đưa vào sản phẩm trọng điểm quốc gia thơng qua các chương trình đổi mới cơng nghệ và phát triển sản phẩm quốc gia đến năm 2020. Có thể nói, đây thực sự là điều kiện thuận lợi cho các doanh nghiệp nước ngồi nói chung và đối với Renesas Việt Nam nói riêng. Để đáp lại, doanh nghiệp Renesas đã không ngừng liên kết với các trường đại học, hỗ trợ đầu tư vào các phòng nghiên cứu, phòng LAB, tạo điều kiện cho các sinh viên có thể tiếp cận với thực hành các lý thuyết kỹ thuật có liên quan. Từ đó, tuyển dụng đội ngũ kỹ sư có chất lượng cao, mở rộng việc làm cho lực lượng lao động trẻ phát triển trong lĩnh vực thiết kế bán