CHƯƠNG 1 : CƠ SỞ LÝ LUẬN VỀ HOẠT ĐỘNG QUẢN LÝ CHẤT LƯỢNG
2.1 Giới thiệu về công ty thiết kế vi mạch Renesas Việt Nam
2.2.1 Phân tích quy trình quản lý chất lượng tại Công ty TNHH thiết kế Renesas
Hoạt động quản lý chất lượng trong việc thiết kế và phát triển sản phẩm phải tuân thủ nghiêm ngặt từng bước trong quy trình thiết kế sản phẩm. Mỗi giai đoạn phát triển trong quy trình địi hỏi các kỹ sư thiết kế có những kiến thức và kỹ năng chuyên môn phù hợp sao cho mỗi cơng cụ được sử dụng để tạo ra dịng chảy của dữ liệu (data flow) phải chính xác, đảm bảo các mục tiêu chất lượng đã đề ra ngay từ khâu đặc tả chi tiết.
Toàn bộ quy trình thiết kế và phát triển sản phẩm bán dẫn khá phức tạp. Trong khuôn khổ của đề tài này, tác giả sẽ tập trung làm rõ quy trình thiết kế vi mạch gồm 7 giai đoạn phát triển. Mỗi giai đoạn của quy trình, dữ liệu đầu vào (input data), dữ liệu đầu ra (output data), công cụ phát triển (development tool), các loại sai lỗi (error), vấn đề chất lượng và công cụ quản lý chất lượng sẽ được phân tích và làm sáng tỏ.
2.2.1 Phân tích quy trình quản lý chất lượng tại Cơng ty TNHH thiết kế Renesas Việt Nam Renesas Việt Nam
2.2.1.1 Chính sách chất lượng của cơng ty
Với phương châm không ngừng nghiên cứu và áp dụng các công nghệ sản xuất tiên tiến để phát triển một loạt các sản phẩm, từ các sản phẩm trong các lĩnh vực cụ thể đến các nền tảng ứng dụng và bán hàng cũng như mạng lưới hỗ trợ kỹ thuật giúp khách hàng trên toàn thế giới, Renesas đã xây dựng một hệ thống thiết kế và sản xuất chất bán dẫn tích hợp cả chiều ngang lẫn chiều dọc, đáp ứng các nhu cầu của khách hàng và luôn cung cấp các giải pháp tối ưu, đặt trọng tâm nhất về chất lượng và độ tin cậy của các sản phẩm mang đến sự lựa chọn tốt nhất cho khách hàng.
Riêng tại Việt Nam, Công ty TNHH thiết kế Renesas Việt Nam cũng với mục đích là cung cấp cho khách hàng những giải pháp với chất lượng cao, sản phẩm có độ tin cậy, chủ tịch, ban giám đốc cùng tồn thể đội ngũ kỹ sư cơng ty quyết tâm phấn đấu trở thành công ty thiết kế hàng đầu trong lĩnh vực bán dẫn bằng cách thực hiện các chính sách chất lượng sau đây:
Ln tuân thủ áp dụng triệt để các công cụ quản lý chất lượng và cam kết thực hiện những nội dung đã đề ra trong tồn bộ quy trình thiết kế.
Khơng ngừng cải tiến quy trình thiết kế để nâng cao chất lượng dữ liệu đầu vào và đầu ra ở từng giai đoạn, hạn chế tối đa các sai lỗi phát sinh hoặc ở dạng tiềm ẩn có thể.
Tận tâm, tận lực hoàn thành các dự án đúng hạn hoặc trước hạn với nguyên tắc yêu cầu khách hàng đi đầu.
Liên tục triển khai các chương trình đào tạo nguồn nhân lực, nâng cao chuyên môn kỹ thuật cho đội ngũ kỹ sư, tăng cường đầu tư trang thiết bị hiện đại, các phiên bản phần mềm ứng dụng mới nhất phục vụ cho việc thiết kế vi mạch, song song với việc nghiên cứu ứng dụng các phương thức quản lý hiệu quả.
2.2.1.2 Quy trình thiết kế vi mạch
Giai đoạn 1: Đặc tả kỹ thuật chi tiết tồn bộ chip
Mơ tả cơng việc
Bước 1: Đặc tả tồn bộ con chip
Hiện tại, khâu quan hệ và tiếp xúc khách hàng được thực hiện bởi công ty mẹ, tập trung chủ yếu ở các thị trường Mỹ, Châu Âu, Trung Quốc và Nhật Bản. Sau khi làm việc với khách hàng, hiểu được các yêu cầu của khách hàng bao gồm thời gian thực hiện, chức năng hệ thống, cấp độ cấu hình nhanh hay vừa và khả năng tương thích với sản phẩm đầu cuối của khách hàng, một cuộc họp cấp cao sẽ được triển khai để bàn bạc, phân tích dự án. Sau khi thơng qua, giám đốc dự án sẽ đưa ra kế hoạch chi tiết để triển khai thiết kế và phát triển sản phẩm chip điện tử. Đây là giai đoạn cực kỳ quan trọng vì việc xây dựng bản mơ tả tồn bộ con chip phải đáp ứng được với đa số khách hàng tiềm năng. Mỗi khách hàng có các yêu cầu khác nhau, yêu cầu về cấu hình nhanh hay vừa khác nhau, yêu cầu về vị trí đặt chân con chip khác nhau, mỗi chân con chip có số lượng chức năng một hay nhiều chức năng khác nhau, v.v… Và nhiệm vụ của việc đặc tả kỹ thuật của trưởng dự án là phải bố trí, sắp đặt và phân bổ số lượng module hay IP (Intellecturall Property – Tài sản tri thức) sao cho phù hợp và đáp ứng được yêu cầu đặt ra của hầu hết mọi khách hàng, xây
dựng kế hoạch thời gian sao cho chuyển giao sản phẩm mẫu đến khách hàng theo đúng hạn với chất lượng được kiểm nghiệm đảm bảo.
Hình 2.4: Sơ đồ khối đặc tả chi tiết kỹ thuật một chip dùng trong ô tô
“Nguồn: http://am.renesas.com/applications/automotive/cis/cis_highend/rcar_h1/index.jsp”
Bước 2: Đặc tả chức năng cho từng module
Module hay IP (Intellectural Property – Tài sản tri thức) là một phần trong thiết kế của toàn bộ con chip SoC, có chức năng riêng biệt trong hệ thống. Ví dụ như module WIFI có chức năng truyền dữ liệu không dây tốc độ cao với cự ly tương đối và đang dần thay thế các chuẩn truyền không dây như BlueTooth hay hồng ngoại; hay module USB phục vụ chức năng lưu trữ và truyền tải dữ liệu có tốc độ nhanh, gọn nhẹ và số chân kết nối không nhiều.
Khi số lượng module được tích hợp vào con chip được cố định, không thay đổi nữa, việc đặt tả chi tiết cho từng module được tiến hành sao cho phù hợp với hệ thống con chip chẳng hạn như số kênh nhân bản cho mỗi module, tần số hoạt động
để đạt hiệu suất theo yêu cầu của khách hàng, số dây kết nối đến các module khác, số lượng ô nhớ, thanh ghi tối thiểu sao cho kích thước sau khi được tổng hợp thành tế bào điện tử là tối ưu.
Tùy theo yêu cầu mà một số module được thiết kế mới hoàn toàn hoặc số module khác chỉ cần thay đổi giao tiếp đôi chút, thêm hay bớt một vài chức năng cần thiết. Module được thiết kế mới hoàn tồn địi hỏi việc cân nhắc các biện pháp quản trị rủi ro vì khả năng sinh lỗi trong q trình thiết kế có xác suất khá cao và điều đó tùy thuộc và độ phức tạp chức năng của module thiết kế. Tuy nhiên, hiện nay việc thiết kế mới hồn tồn có u cầu không cao, đa phần, module được nâng cấp chức năng như USB1.0 lên USB2.0 bằng việc thay đổi tần số thiết kế để gia tốc độ truyền tải dữ liệu, hoặc module VPU (Video Processing Unit) trước đây chỉ xử lý được hình ảnh độ phân giải thấp chuẩn VGA thì ngày này việc xử lý ảnh hay video ở độ phân giải HD (High Definition) hoặc Full-HD 1080p là yêu cầu tối thiểu.
Viết đặc tả chức năng cho module bắt đầu bằng việc vẽ sơ đồ khối chức năng, số kênh truyền dữ liệu, giao thức kết nối giữa các khối, số chân dẫn tín hiệu kết nối ra bên ngoài để kết nối với hệ thống, tần số xung clock hoạt động, reset đồng bộ hay không đồng bộ, v.v… Một sự thay đổi nhỏ nhất trong thiết kế như cắt bớt dây nối khi giảm số kênh, hay thêm một dây nối với chân tín hiệu bên ngoài module cũng phải được ghi nhận và cân nhắc sự ảnh hưởng đến các tín hiệu hay các khối chức năng liên quan. Thay đổi thiết kế là xuất phát từ yêu cầu thực tế của khách hàng. Đơi khi, u cầu cấu hình chức năng hay tần số hoạt động khơng nhất thiết phải là tối đa mà quan trọng là phù hợp với hiệu năng khi vận hành tồn bộ hệ thống hay có sự đồng bộ và phối hợp nhịp nhàng giữa các module.
Hình 2.5: Sơ đồ khối chức năng của module USB
Bước 3: Đặc tả chức năng cho chân con chip
Một số module chức năng cần có một vài chân kết nối cần thiết để nhận xung clock hoạt động và truyền tải dữ liệu ra vào chip. Với mật độ tích hợp vi mạch cỡ lớn như ngày nay với số lượng module khơng dưới con số 50 thì số lượng chân có ít nhất một chức năng và tối đa là 8 chức năng là rất cần thiết để giảm thiểu đáng kể số chân khi thiết kế và có thể thu nhỏ chip tối đa. Kích thước chip ảnh hưởng đáng kể đến tỉ số giữa doanh thu trên chi phí vì kích thước chip càng nhỏ thì số lượng chip sản xuất được trên một đơn vị đĩa bán dẫn wafer (xem phụ lục 5) càng nhiều. Lấy ví dụ, một đĩa bán dẫn 300mm có thể tạo ra trung bình 2000 con chip với kích thước 6mm x 6mm. Nếu thiết kế sắp đặt và định tuyến tốt, ta có thể giảm mỗi mm chiều dài và chiều rộng chip cịn 5mm x 5mm thì trung bình có thể tạo ra 3000 con chip. Chính vì lẽ đó, việc thiết kế chân con chip đóng một vai trị quan trọng trong quy trình thiết kế.
Các sai lỗi và cơng cụ kiểm sốt
Đặc tả kỹ thuật là bước đầu tiên trong quy trình thiết kế nhưng nó vơ cùng quan trọng. Mọi ý tưởng thiết kế hay thay đổi trong thiết kế quyết định đến chất lượng hay tỷ lệ sai lỗi hệ thống cho các giai đoạn sau. Nguyên tắc cơ bản trong thiết kế vi mạch là nếu sản phẩm hoạt động tốt trên thị trường với các module chức năng nhất định thì khi thiết kế mới, việc dùng lại các module đó sẽ an toàn với xác suất khơng lỗi là khá cao. Tuy nhiên, nếu có dù chỉ một sự thay đổi nhỏ cũng có thể tạo ra xác suất gây lỗi cho bản thân module thiết kế hoặc ảnh hưởng đến các module xung quanh có liên quan. Chính vì vậy, cơng cụ DRBFM (xem phụ lục 9) sau đặc tả cần được thực hiện để ghi nhận lại mọi sự thay đổi hay tạo mới một chức năng nào đó, cũng như lường trước mọi sai lỗi phát sinh từ sự thay đổi và xem xét những biện pháp kiểm tra và khắc phục sai lỗi khi cần thiết.
Sai lỗi trong đặc tả thường bao gồm (E1.1) sai đặc tả hệ thống, (E1.2) sai đặc tả chức năng, (E1.3) sai đặc tả kết nối, (E1.4) sai đặc tả bố trí chân chip.
- Sai đặc tả hệ thống hình thành khi cấu trúc giao tiếp bus khơng đáp ứng được hiệu suất truyền tải trong thực tế khi các module hoạt động cùng lúc. Sai lỗi được phát hiện thông qua việc chạy giả lập hệ thống benchmarking để đo đạt hiệu hiệu hoạt động.
- Sai đặc tả chức năng xuất hiện thông thường do việc thiết kế module chức năng chưa cân nhắc kỹ hoàn toàn các trường hợp giới hạn, trường hợp biên. Chẳng hạn như bộ mạch đếm lặp khi đếm đến mức tối đa, hoặc tình huống con trỏ đọc dữ liệu làm việc nhanh hơn con trỏ ghi dữ liệu vào bộ nhớ, v.v… Sai lỗi này thông thường được phát hiện thông qua việc kiểm tra giả lập ở mức đơn vị hoặc được tích hợp vào hệ thống.
- Sai đặc tả kết nối đơn giản chỉ là việc kết nối dây bị sai dẫn đến tín hiệu xung clock hay dữ liệu khơng thể nhận hoặc truyền tới được. Sai lỗi này thông thường được phát hiện thông qua công cụ kiểm tra giao tiếp IFcheck (InterFace check).
- Sai đặc tả bố trí chân chip xảy ra khi vị trí sắp đặt đa chức năng cho mỗi chân có thể khơng phù hợp với độ trễ của thời gian truyền tải. Sai lỗi này
thông thường được phát hiện thông qua công cụ kiểm tra STAcheck (Static Timing Analysis check).
Giai đoạn 2: Thiết kế luận lý chi tiết vi mạch
Mô tả công việc
Bước 1: Thiết kế code RTL (Register Transfer Level)
Sau khi các đặt tả thiết kế đã hoàn chỉnh như chức năng, kết nối, biểu đồ sóng, máy trạng thái, v.v… bước mã hóa bằng ngơn ngữ lập trình Verilog được triển khai. Viết code RTL hay thiết kế code RTL (xem phụ lục 6) là việc mã hóa các ý tưởng cấp cao gần với suy nghĩ của con người trở thành các đoạn mã máy tính cấp thấp để máy có thể dễ dàng xử lý và tổng hợp. RTL là viết tắt của "Register Transfer Level" nghĩa là mức chuyển giao thanh ghi. RTL code là đoạn code mô tả hoạt động của những phần tử flipflop (thanh ghi) có trong mạch, và mạch combinational logic là các cổng luận lý AND, OR, NAND, NOR nằm giữa các flipflop này. Các phần mềm EDA (Electronic Design Automation) như Synopsys DC sẽ tổng hợp đoạn code để tạo ra mạch luận lý nằm giữa các flipflop thực hiện chức năng mà ta đã mô tả.
Đây là bước quan trọng vì đa số sai lỗi xảy ra ở giai đoạn này. Coding là cơng việc tuy dễ mà khó vì để chuyển ý tưởng thiết kế thành tồn bộ mạch luận lý sao cho có thể tổng hợp được ở bước 5 là cần thiết. Làm sao để có thể đảm bảo code viết ra tương ứng với mục tiêu ban đầu phù hợp với đặc tả, chức năng chạy tốt ở mọi trường hợp, v.v… người kỹ sư cần thực hiện kiểm tra code RTL được viết ra bằng môi trường giả lập ở mức đơn vị UT (Unit Test). Mỗi kỹ sư thiết kế đảm nhiệm một hay vài modules cần tạo ra các mẫu thử và soạn thảo các mục chức năng cần kiểm tra đưa vào checksheet (xem phụ lục 7). Sau khi kiểm tra ở mức đơn vị, cần đảm bảo rằng các mục cần kiểm tra được thực hiện nghiêm túc, rõ ràng và code RTL được che phủ hoàn toàn bởi các mẫu thử đơn vị.
Bước 2: Thiết kế kết nối giữa các module IO file (Input Output file)
Mỗi module thiết kế để có thể hoạt động, chúng cần kết nối dây với hệ thống hoặc giao tiếp với module khác. Việc kết nối khơng chỉ đơn thuần là xây dựng tín
hiệu đầu vào hoặc đầu ra mà còn phải quan tâm đến tần số clock sử dụng, đồng bộ hay bất đồng bộ, và đặc biệt là thời gian truyền trễ của các tín hiệu dữ liệu khi truyền tải (timing budget).
Công cụ kiểm tra kết nối chính la IFcheck. Nó có chức năng kiểm tra những kết nối dây bị thiếu hay floating, nghĩa là dây kết nối có ở đầu này nhưng không nối vào đầu khác dẫn đến trạng thái như trôi nổi. Sai lỗi trong thiết kế kết nối có thể kể đến là kết nối sai cổng (port), dẫn đến sai chức năng hoặc sai tần số hoặc kết quả tổng hợp về thời gian đáp ứng thực tế không đạt dẫn đến phải thiết kế lại.
Hình 2.6: Cấu trúc IO file kết nối của hai module A và B Bước 3: Thiết kế PAD (Pin Array Design) Bước 3: Thiết kế PAD (Pin Array Design)
Đặc tả chức năng chân con chip chính là dữ liệu đầu vào để có thể thiết kế PAD (xem phụ lục 8). Việc thiết kế PAD thật sự khơng đơn giản vì phải tính tốn cách bố trí các tín hiệu phù hợp với vị trí sắp đặt của từng module, phân loại và phân bổ số chức năng trên từng chân con chip, lựa chọn tế bào điện tử (IO cell ) sao cho phù hợp với khả năng lái, khả năng truyền tải với cường độ và xung tần số phù hợp với thực tế khi đưa vào sử dụng. Nhờ việc phát triển công cụ để hỗ trợ cho việc
thiết kế PAD tự động hóa, cơng việc thiết kế phần lớn tập trung vào một file text văn bản định dạng CSV cỡ lớn.
Bước 4: Thiết kế mơi trường tích hợp tồn bộ chip
Sau khi các module đã thiết kế xong, một mơi trường tích hợp tồn bộ các module để tạo thành một con chip hoàn chỉnh sẽ được tiến hành thực hiện nếu như các kết nối thiết kế và kết nối đến PAD chân chip khơng cịn xuất hiện lỗi nữa. Bước này được thực hiện tự động bằng một công cụ gọi là TopBuild nên sai lỗi xuất hiện trong giai đoạn này có xác suất vơ cùng thấp.
Hình 2.7: Mơi trường tích hợp tồn bộ chip Bước 5: Tổng hợp tế bào điện tử
Thuật ngữ tổng hợp tế bào điện tử gọi là “Synthesis”. Sau khi RTL được thiết kế và kiểm tra hoàn chỉnh, các kết nối dây đảm bảo, việc tổng hợp vi mạch từ thư viện tế bào điện tử được tiến hành. Công cụ sử dụng để tổng hợp tự động gọi là Design Compiler. Nó hỗ trợ chuyển đổi những đoạn mã RTL thành các thư viện cấp thấp đã được chuẩn bị sẵn cho từng dự án với các công nghệ tiên tiến nhất và hàng