Bước 3: Thiết kế PAD (Pin Array Design)
Đặc tả chức năng chân con chip chính là dữ liệu đầu vào để có thể thiết kế PAD (xem phụ lục 8). Việc thiết kế PAD thật sự khơng đơn giản vì phải tính tốn cách bố trí các tín hiệu phù hợp với vị trí sắp đặt của từng module, phân loại và phân bổ số chức năng trên từng chân con chip, lựa chọn tế bào điện tử (IO cell ) sao cho phù hợp với khả năng lái, khả năng truyền tải với cường độ và xung tần số phù hợp với thực tế khi đưa vào sử dụng. Nhờ việc phát triển công cụ để hỗ trợ cho việc
thiết kế PAD tự động hóa, cơng việc thiết kế phần lớn tập trung vào một file text văn bản định dạng CSV cỡ lớn.
Bước 4: Thiết kế mơi trường tích hợp tồn bộ chip
Sau khi các module đã thiết kế xong, một mơi trường tích hợp tồn bộ các module để tạo thành một con chip hoàn chỉnh sẽ được tiến hành thực hiện nếu như các kết nối thiết kế và kết nối đến PAD chân chip khơng cịn xuất hiện lỗi nữa. Bước này được thực hiện tự động bằng một công cụ gọi là TopBuild nên sai lỗi xuất hiện trong giai đoạn này có xác suất vơ cùng thấp.
Hình 2.7: Mơi trường tích hợp tồn bộ chip Bước 5: Tổng hợp tế bào điện tử
Thuật ngữ tổng hợp tế bào điện tử gọi là “Synthesis”. Sau khi RTL được thiết kế và kiểm tra hoàn chỉnh, các kết nối dây đảm bảo, việc tổng hợp vi mạch từ thư viện tế bào điện tử được tiến hành. Công cụ sử dụng để tổng hợp tự động gọi là Design Compiler. Nó hỗ trợ chuyển đổi những đoạn mã RTL thành các thư viện cấp thấp đã được chuẩn bị sẵn cho từng dự án với các công nghệ tiên tiến nhất và hàng đầu như hiện nay với cơng nghệ nano 20nm.
Hình 2.8: Quá trình tổng hợp RTL code thành tế bào điện tử
Các sai lỗi và cơng cụ kiểm sốt
Giai đoạn thiết kế luận lý là giai đoạn chính yếu địi hỏi chất xám của kỹ sư rất nhiều. Vì vậy kiến thức và kỹ năng chuyên môn của kỹ sư vô cùng quan trọng trong việc tạo mới các sản phẩm trí tuệ. Đặc biệt khi độ phức tạp chức năng tăng lên thì việc kiểm sốt sai lỗi trong q trình thiết kế cũng khó khăn khơng kém. Tuy nhiên với sự hỗ trợ của các cơng cụ thiết kế tiên tiến ngày nay, ta có thể thu hẹp phạm vi và xác định các sai lỗi.
Các sai lỗi trong giai đoạn này bao gồm (E2.1) sai lỗi viết code RTL, (E2.2) sai lỗi kết nối, (E2.3) sai lỗi thiết kế PAD, (E2.4) sai lỗi tích hợp chip và (E2.5) sai lỗi tổng hợp.
- Sai lỗi viết code xuất hiện khi kỹ sư hiểu sai bản đặc tả thiết kế, hoặc gõ nhầm tên tín hiệu (typo) sai cú pháp, hoặc chưa hiểu rõ cách thiết kế mạch chức năng bất đồng bộ, trình tự biểu đồ sóng khơng thỏa mãn điều kiện thời gian của các giao thức bắt tay, v.v… SpyGlass là công cụ hữu hiệu kiểm tra lỗi cú pháp (syntax), khai báo biến, cấu trúc phân nhánh chức năng khá tốt, giúp loại bỏ được phần lớn các sai lỗi khơng nên có khi viết code trước khi đưa đoạn mã vào môi trường giả lập để kiểm tra chức năng thiết kế.
- Sai lỗi kết nối đa phần do kết nối sai các tín hiệu có tên gần giống nhau hoặc số lượng dây nối nhiều như 32bit, 64bit, 128bit hay 256bit. IFcheck là cơng cụ có thể giúp kiểm tra sự thiết hụt kết nối hay kết nối sai lên mức 1 hay xuống mức 0. - Sai lỗi thiết kế PAD xảy ra khi chức năng cho từng chân chip bị gán sai mục
đích. Hai nguyên nhân thường gặp dẫn đến sai lỗi này là do sự bất cẩn của kỹ sư thiết kế hoặc do sự thay đổi đặc tả chân con chip liên tục dẫn đến việc phản ánh vào bản thiết kế bị thiếu. PLASMA là công cụ thiết kế, đồng thời nó có khả năng sinh tự động bộ kiểm tra với các mẫu thử ngẫu nhiên giúp phát hiển các sai lỗi sau khi thiết kế.
- Sai lỗi tích hợp thường ít khi xảy ra vì việc tích hợp đơn thuần là kết nối các khối luận lý (logic) lại với nhau. Hơn nữa, việc tích hợp được thực hiện bằng công cụ tự động TopBuild nên cơng việc tích hợp mơi trường tồn bộ chip sẽ khơng thể hồn thành nếu có vấn đề xuất hiện. Tuy nhiên, nếu sai lỗi có xuất hiện thì phải quay lại các bước trước đó.
- Sai lỗi tổng hợp là sai lỗi thường xuyên xuất hiện nhất và đây cũng là bước quyết định để chuyển dữ liệu thiết kế sang giai đoạn 3. Sai lỗi xuất hiện có thể do sử dụng sai tế bào điện tử để tổng hợp, do sử dụng sai thư viện công nghệ, do thiết kế sai giao tiếp để chèn mạch kiểm tra, do lỗi thời gian đáp ứng không phù hợp, hoặc do thiết kế sai, v.v… Đây cũng là bước có nhiều cơng cụ kiểm tra nhất bao gồm HLDRC (High Level Design Rule Check), DFTcheck (Design For Test check), STAcheck (Static Timing Analysis check), FV (Formal Verification). Một khi lỗi khơng cịn xuất hiện nữa sau khi thực thi hết tất cả các cơng cụ trên, dữ liệu đầu ra có thể chuyển tiếp qua giai đoạn sau.
Giai đoạn 3: Thiết kế mạch kiểm tra tích hợp
Mô tả công việc
DFT (Design For Test) hay chèn mạch kiểm tra tích hợp (xem phụ lục 4) là việc thiết kế các mạch luận lý sao cho có thể kiểm tra được các mạch chức năng phức tạp bằng cách tạo ra thêm một kênh truyền dữ liệu vào và ra tới các tế bào nhớ. Việc chèn mạch kiểm tra tích hợp sẽ làm tăng kích thước con chip lên khoảng 10% nhưng với yêu cầu về chất lượng vi mạch ngày càng tăng, chèn mạch kiểm tra
(build-in test circuit) là cần thiết vì sau khi sản xuất thành vi mạch điện tử, để nhận biết các tế bào điện tử được chế tạo thành công, ta phải đảm bảo từng phần tử được kiểm tra chắc chắn với phần trăm nhất định chẳng hạn 95% độ che phủ. Thiết kế DFT gồm hai phần, một là thiết kế mạch kiểm tra cho tế bào nhớ RAM, hai là thiết kế mạch kiểm tra cho mạch luận lý gồm các phần tử thanh ghi flipflop.
Các sai lỗi và cơng cụ kiểm sốt
Mạch kiểm tra tích hợp được thực hiện tự động bằng cơng cụ DFT Complier. Vì vậy, để tránh các sai lỗi thiết kế dẫn đến lặp lại công việc, các kỹ sư thiết kế phải xác định rõ các thông số đầu vào thật kỹ và chính xác như chiều dài lớn nhất của chuỗi flipflop (Max Scan Chain), thư viện sử dụng, đặc tả các phần tử flipflop không nhúng mạch kiểm tra, v.v… Sai lỗi trong thiết kế mạch kiểm tra (E3) được phát hiện khi cho chạy chương trình kiểm tra mạch trước khi nhúng DFT và sau khi nhúng DFT. Yêu cầu đặt ra là chúng phải có độ tương khớp về chức năng 100% trước và sau khi nhúng mạch kiểm tra. Chi phí cho mỗi sai lỗi là thời gian lặp lại công việc với thời gian tối thiểu là ba ngày cho một module chức năng và ít nhất là một tuần cho toàn bộ chip.
Giai đoạn 4: Thiết kế sắp đặt và định tuyến vật lý
Mô tả công việc
Thiết kế sắp đặt (xem phụ lục 2) là việc bố trí các phần tử tế bào điện tử ở những vị trí phù hợp trong phạm vi kích thước mục tiêu của con chip và trên các lớp khác nhau của chúng. Với cơng nghệ tích hợp mạch cỡ lớn như hiện nay thì số lớp có thể từ 7 đến 9 lớp. Nhiệm vụ chính của việc sắp đặt là cố gắng giảm kích thước chip càng nhỏ càng tốt đồng thời vẫn bảo đảm được vấn đề đi dây kết nối khả thi. Cứ mỗi 100 micron tiết kiệm được, ta có thể giảm chi phí khoảng một chục nghìn đô la. Tuy nhiên, nếu sắp đặt quá chật hẹp trong một khối lập phương 3D giới hạn, rất có thể việc kết nối dây sẽ bị nghẽn. Chính vì vậy sắp đặt các khối logic trong giới hạn mục tiêu là vấn đề không dễ và thường các kỹ sư sắp đặt phải thử sai nhiều lần để đạt được kết quả tối ưu. Hơn nữa, việc sắp đặt phải cân nhắc tới việc bố trí
gần xa tới các chân con chip sao cho việc định tuyến có thể thỏa mãn các ràng buộc về thời gian đáp ứng của các tín hiệu truyền thơng tin lẫn nhau.
Thiết kế định tuyến (xem phụ lục 3) là công việc kết nối các dây điện (wire connection) tới các khối tế bào điện tử sau khi tổng hợp và sắp đặt ở những vị trí nhất định. Nếu sắp đặt địi hỏi phải có sự cân nhắc tính tốn của con người thì định tuyến chỉ là công việc tự động của công cụ Routing. Tuy nhiên, kết quả của việc định tuyến đòi hỏi đáp ứng một số yêu cầu kỹ thuật nhất định như có bị ngắn mạch, nghẽn mạch khơng, thời gian đáp ứng có trễ q khơng, hiệu ứng nhiễu crosstalk do đặt các dây nối quá gần nhau không, v.v… sẽ dẫn đến quyết định sắp đặt lại.
Các sai lỗi và cơng cụ kiểm sốt
Sai lỗi sắp đặt (E4.1) thường là do việc bố trí các module khơng phù hợp dẫn đến không thể đi dây kết nối các mạch lại với nhau về cơ bản. Virtuoso là công cụ mạnh mẽ giúp kỹ sư có thể thực hiện các thao tác sắp đặt và định tuyến dễ dàng cũng như kiểm tra kết quả sau đó. Thời gian đáp ứng khách hàng là yếu tố quan trọng vì vậy việc thử sai khơng thể thực hiện quá nhiều lần.
Sai lỗi định tuyến (E4.2) là sai lỗi do việc đi dây kết nối không đạt được các điều kiện về thời gian đáp ứng khi kiểm tra lại bằng công cụ PrimeTime. Chẳng hạn như, khoảng cách của hai khối luận lý chức năng quá dài dẫn đến thời gian truyền tín hiệu từ đầu này sang đầu kia bị trễ vài nano giây dẫn đến mạch hoạt động không như mong đợi. Công cụ PrimeTime cho phép kiểm tra thời gian truyền và thời gian trễ của toàn bộ các mạng lưới kết nối từ một đầu tín hiệu sang nhiều đầu tín hiệu và từ nhiều đầu tín hiệu đến một tín hiệu mà ta gọi là Data Path report.
Nhận xét chung: Bốn giai đoạn trên đây phản ánh tồn bộ tình hình hoạt động thiết kế bán dẫn phần cứng, công cụ và phương thức quản lý chất lượng tại Công ty TNHH Renesas Việt Nam. Từ giai đoạn 5 đến giai đoạn 7, công việc thiết kế mặt nạ vật lý (giai đoạn 5), công việc thiết kế bo mạch (giai đoạn 6) và công việc sản xuất (giai đoạn 7) được thực hiện bởi cơng ty mẹ có nhà máy sản xuất đặt tại Nhật Bản. (adsbygoogle = window.adsbygoogle || []).push({});
2.2.2 Đánh giá tình hình hoạt động quản lý chất lượng Cơng ty TNHH thiết kế Renesas Việt Nam thiết kế Renesas Việt Nam
2.2.2.1. Thu thập thông tin dữ liệu
Để phục vụ cho việc phân tích đánh giá hoạt động quản lý chất lượng tại Công ty TNHH Thiết kế Renesas Việt Nam, tác giả đã thực hiện công tác thu thập thông tin dữ liệu như sau:
Thu thập từ phòng nhân sự bao gồm: Cơ cấu tổ chức của cấp cơng ty, cơ cấu tổ chức phịng thiết kế, số lượng kỹ sư hoạt động qua từng năm, trình độ học vấn và chuyên ngành của kỹ sư, năm kinh nghiệm, kỹ năng ngoại ngữ.
Thu thập từ phịng kế tốn bao gồm: Kết quả hoạt động kinh doanh của cơng ty, chi phí thống kê cho máy móc thiết bị, phần mềm, dự án, chi phí khắc phục sai lỗi.
Thu thập báo cáo từ ban lãnh đạo bao gồm: Các báo cáo tình hình hoạt động kinh doanh qua các năm, chỉ tiêu kinh tế mục tiêu giai đoạn ba năm tiếp theo, định hướng phát triển công ty về mặt kinh tế và chất lượng.
Thu thập thông tin sai lỗi từ trưởng và phó đội, nhóm thiết kế bao gồm: Thông tin sai lỗi thống kê cho từng dự án, module thiết kế, số kỹ sư tham dự, thời gian thực hiện, chi phí khắc phục sai lỗi tính bằng thời gian, nguyên nhân dẫn đến sai lỗi như bảng 2.1 sau đây.
Tiến hành phỏng vấn ban lãnh đạo cấp cao và các lãnh đạo cấp trung gian, hỏi ý kiến một số chuyên gia kỹ sư Nhật Bản dày dạn kinh nghiệm, những kỹ sư mắc sai lầm trong q trình thiết kế để đánh giá chính xác và đưa ra các giải pháp phù hợp với xu hướng phát triển của tổ chức.
Bảng 2.1: Phiếu thu thập sai lỗi qua từng dự án
Tên dự án Trưởng nhóm
Số kỹ sư Trưởng dự án
Thời gian thực hiện Năm
ST
T Sai lỗi Tên
module Mô tả Mã lỗi Nguyên nhân Chi phí (giờ)
1 Sai kết nối tín hiệu clock SCIF
Việc kết nối sai tên tín hiệu dẫn đến dữ liệu truyền nhận khơng đúng
E1.3
Do tên tín hiệu rất giống nhau, bất cẩn trong viết code scif_xclk (sai) scif_sclk (đúng) 3 giờ tìm lỗi và sửa lỗi 2 3 4 5 6 7 8 9
“Nguồn: Phiếu nội bộ dùng thu thập thông tin – Renesas” Cách thức thu thập thông tin dữ liệu là bằng phiếu điều tra điện tử, cụ thể là dùng file Excel với các công thức được chuẩn bị sẵn nên việc tổng hợp thông tin dữ liệu thống kê qua từng năm, được thực hiện tự động và chính xác. Tổng số phiếu điều tra sai lỗi cho từng dự án thu thập được là 191 phiếu bao gồm: năm 2006 (3 dự án), năm 2007 (8 dự án), năm 2008 (15 dự án), năm 2009 (20 dự án), năm 2010 (28 dự án), năm 2011 (35 dự án), năm 2012 (40 dự án), năm 2013 (42 dự án).
Thời gian thu thập dữ liệu bắt đầu từ 08/07/2013 đến 30/08/2013 với sự hỗ trợ nhiệt tình từ các trưởng nhóm, tác giả hồn thành bảng thống kê các sai lỗi qua các năm như sau:
Bảng 2.2: Thống kê các sai lỗi từ năm 2006 đến 6 tháng đầu năm 2013
Mã
lỗi Loại sai lỗi 2006 2007 2008 2009 2010 2011 2012
6 tháng đầu năm 2013 Tổng E1.1 Sai đặc tả hệ thống 0 0 1 2 1 0 4 0 8 E1.2 Sai đặc tả chức năng 12 44 103 80 79 68 66 50 502
E1.3 Sai đặc tả kết nối 17 40 66 59 56 40 39 30 347 E1.4 Sai đặc tả bố trí
chân chip 20 37 58 50 48 45 40 31 329
E2.1 Sai lỗi viết code
RTL 58 195 307 299 287 267 299 203 1915 E2.2 Sai lỗi kết nối 48 148 217 202 189 162 143 102 1211 E2.3 Sai lỗi thiết kế
PAD 15 64 89 71 64 52 50 38 443 (adsbygoogle = window.adsbygoogle || []).push({});
E2.4 Sai lỗi tích hợp
chip 10 21 35 33 34 39 30 29 231
E2.5 Sai lỗi tổng hợp 6 14 30 29 25 20 23 17 164 E3 Sai lỗi thiết kế
mạch kiểm tra 7 14 22 23 22 17 18 10 133
E4.1 Sai lỗi sắp đặt 5 8 10 9 6 8 5 3 54
E4.2 Sai lỗi định tuyến 4 5 7 6 4 3 4 2 35 E5 Các sai lỗi khác 3 12 23 20 18 10 9 8 103
Tổng 205 602 968 883 833 731 730 523 5475
Nhận xét sơ bộ: Bảng 2.2 cho thấy có 13 loại sai lỗi được thống kê. Trong đó, giai đoạn đặc tả kỹ thuật chi tiết toàn bộ chip gồm 4 loại lỗi, giai đoạn thiết kế luận
lý gồm 5 loại lỗi, giai đoạn thiết kế mạch kiểm tra tích hợp gồm 1 loại lỗi, giai đoạn sắp đặt và định tuyến gồm 2 loại lỗi và 1 loại lỗi liên quan khác. Sai lỗi viết code RTL tập trung nhiều nhất chiếm 1915 lỗi trong tổng số 5475 lỗi. Ngược lại, sai lỗi đặt tả hệ thống xuất hiện ít nhất chỉ chiếm 8 lỗi. Từ năm 2006 đến năm 2008, số sai lỗi tăng lên cùng chiều với số dự án nhận về. Nhưng từ năm 2009 đến nay, số sai lỗi có xu hướng giảm dần ngược chiều với số dự án và số lượng kỹ sư thiết kế nhưng con số vẫn còn khá cao.
Từ các số liệu này, tác giả đã sắp xếp lại các sai lỗi theo tần suất xuất hiện và tỷ lệ phần trăm các sai lỗi, xếp hạng những vấn đề theo thứ tự ưu tiên để tiến hành hoạt động cải tiến qua biểu đồ pareto như sau:
Hình 2.9: Biểu đồ phân bố số sai lỗi giảm dần và phần trăm tích lũy tăng dần từ năm 2006 đến 6 tháng đầu năm 2013
2.2.2.2. Phân tích đánh giá dữ liệu thống kê
Nhận xét về các sai lỗi
Biểu đồ Pareto hình 2.9 cho thấy kết quả thống kê các sai lỗi từ năm 2006