Tham số Giá trị
Băng thông 2 GHz
Tốc độ tăng điện áp cho phép 9000 /V s
Thời gian tăng/giảm 0,45 ns
Điện áp nguồn đơn Điện áp nguồn đôi
6,515V
7,5V
Nhiễu điện áp đầu vào 1, 65nV / Hz
Nhiễu dịng đầu vào khơng đảo 13, 4pA/ Hz
Nhiễu dòng đầu vào đảo 20pA/ Hz
Với các yêu cầu đó, bộ khuếch đại thuật toán THS3202 được sử dụng trong thiết kế TKĐ. Các tham số quan trọng của THS3202 được trình bày trên bảng 2.2. Sơ đồ TKĐ kết nối với PMT được trình bày trên hình 2.7, thiết kế gồm các tầng sau:
1) Tầng hình thành xung điện áp: Tín hiệu dịng từ anode của PMT được chuyển thành tín hiệu điện áp thơng qua tầng RC. Hàm truyền của tầng được xác định theo biểu thức (2.1) [66]. 1 1 1 1 A 1 out in V G I s (2.1) Trong đóA1R1và 1R C1 1.
2) Tầng khuếch đại: Sử dụng mơ hình bộ khuếch đại đảo với OP-AMP THS3202 có tốc độ cao và băng thơng lớn. Thời gian đáp ứng của THS3202 rất nhỏ, do đó khơng ảnh hưởng nhiều đến thời hằng của TKĐ. Tầng khuếch đại có hàm truyền được xác định theo (2.2) [65,66]. 2 2 1 A G s (2.2) Trong đó 3 2 2 A R R .
3) Tầng hình thành xung: Khối tích phân Sallenky được sử dụng để hình thành xung, lọc thành phần nhiễu tần số cao và nâng cao tỉ số tín hiệu trên nhiễu (SNR) [21,65]. Hàm truyền của tầng hình thành xung được xác định theo biểu thức (2.3).
3 2 3 2 3 3 3 1 / ( ) 3 1 / G s A A s s (2.3) Trong đó 8 7 3 8 R R A R và 3 RC.
4) Tầng đầu ra và phối hợp trở kháng với cáp: Tầng lọc thông thấp RC loại bỏ
thành phần tần số cao và phối hợp trở kháng với cáp nối tín hiệu. Hàm truyền được tính theo biểu thức (2.4). 3 3 1 1 G s (2.4) Trong đó 3 R C9 4.
Từ (2.1), (2.2), (2.3) và (2.4), hàm truyền của bộ khuếch đại được xác định theo biểu thức (2.5). Hàm (2.5) lọc bỏ tần số cao với ngưỡng cắt -3dB với các tham số linh kiện như bảng 2.3 đạt được là 14,73MHz.
1 2 3 1 2 3 2 3 3 3 1 A . . ( (A 3) 1)( 1)( 1) A A G G G G s s s s s (2.5)
5V 5V U1 U2 1 R 2 R 3 R 4 R 5 R 6 R 7 R 8 R 9 R 10 R 4 C 1 C C2 3 C Input Output
Tầng chuyển đổi xung dòng thành xung áp
Tầng khuếch đại Tầng đầu ra và phối hợp trở kháng với đường truyền Tầng hình thành xung
5V
5V
Hình 2.7 Sơ đồ tiền khuếch đại cho đetectơ EJ-301.
Hình 2.8 Mạch tiền khuếch đại sử dụng THS3202. Bảng 2.3 Các tham số linh kiện sử dụng trong mạch TKĐ. Bảng 2.3 Các tham số linh kiện sử dụng trong mạch TKĐ. Linh kiện Giá trị (sai số) Linh kiện Giá trị (sai số)
R1 49,9Ω (1%) R8 330 Ω (1%) R2 49,9Ω (1%) R9 49,9Ω (1%) R3 1,5kΩ (1%) R10 720 Ω (1%) R4 49,9Ω (1%) C1 10 pF (5%) R5 470 Ω (1%) C2 10 pF (5%) R6 470 Ω (1%) C3 10 pF (5%) R7 1,0kΩ (1%) C4 220 pF (5%)
2.2 Xây dựng hệ đo nơtron sử dụng đetectơ EJ-301
2.2.1 Xây dựng phần cứng hệ đo
Phần cứng hệ đo nơtron và gamma sử dụng đetectơ nhấp nháy được thiết kế dựa trên mơ hình của hệ ghi đo bức xạ bằng kỹ thuật số. Cấu hình hệ đo được trình bày trên hình 2.9; gồm ba phần chính: đetectơ EJ-301, bộ số hóa tốc độ cao và hệ xử lý xung và lưu trữ. EJ301 PMT Preamp HV power supply Detector EJ-301 Computer cable 50 Ohm DC Power Supply Fast ADC DRS4 Evaluation Board FPGA USB
Hình 2.9 Sơ đồ cấu trúc phần cứng hệ đo nơtron bằng kỹ thuật số sử dụng đetectơ EJ-301.
1) Đetectơ
Đetectơ EJ-301 đã được thiết kế để đo nơtron và gamma với các tham số chính khảo sát được trên nguồn gamma như sau:
Vùng biên độ xung ra tuyến tính: 0 ÷ 2700 mV; Thời gian tăng của xung: ~12,4 ns;
Thời gian giảm của xung: ~31 ns;
Độ nhạy của đetectơ ở giá trị cao áp 1200V: 190,3mV MeVee/ .
Các tham số của xung ra từ đetectơ đã được thiết kế để phù hợp trong ghép nối trực tiếp đến các bộ số hóa tốc độ cao. Hình 2.10 trình bày một xung gamma đặc trưng từ đetectơ EJ-301 được lấy mẫu trên DPO7254C.
Hình 2.10 Dạng xung gamma từ đetectơ EJ-301 được lấy mẫu trên DPO7254C.
2) Bộ số hóa
a) Yêu cầu trong hệ đo nơtron-gamma
Bộ số hóa có nhiệm vụ số hóa các xung tương tự thành dạng dữ liệu số, sao cho khi dựng lại xung dưới dạng số thì các đặc trưng cần thiết của xung vẫn được bảo toàn. Do các đặc trưng về thời gian của xung rất ngắn, mặt trước của xung kéo dài khoảng 20 ns, trong khi phân rã của các thành phần chậm của xung kéo dài
khoảng 300 ns. Do đó, khoảng thời gian cần quan tâm cho mỗi xung sẽ kéo dài từ 400 ÷ 600 ns. Bên cạnh đó, các đặc trưng hình dạng khác nhau của xung
nơtron/gamma rất nhỏ nằm ở phần đi xung, nên u cầu về tốc độ số hóa và độ phân giải biên độ tương đối cao. Các khảo sát đã thực hiện trên DPO 7254C cho thấy khi tốc độ lấy mẫu nhỏ hơn 500 MSPS, khả năng phân biệt dạng xung
nơtron/gamma kém hiệu quả. Điều này cũng đã được khẳng định trong các nghiên cứu phân biệt dạng xung nơtron/gamma bằng kỹ thuật số của các tác giả khác [21,56,67]. Do đó, để hiệu quả phân biệt nơtron và gamma tốt thì các bộ số hóa trong hệ đo cần có tần số lấy mẫu lớn hơn 500 MSPS. Kết quả này là phù hợp với các tài liệu tham khảo [6,8,10], trong đó hiệu quả phân biệt dạng xung nơtron/gamma phụ thuộc vào độ phân giải của bộ số hóa.
Cấu trúc bộ số hóa được thiết kế gồm hai phần: Bộ biến đổi ADC tốc độ cao và bản mạch điều khiển, xử lý, lưu trữ/ truyền số liệu số hóa. Các bộ ADC với cấu trúc đường ống đã cho phép biến đổi sang số lên đến tốc độ trên 500 MSPS. Các bộ ADC này có thể ghép với FPGA với mục đích điều khiển ADC và lưu trữ / truyền số liệu. Việc kết nối với FPGA thường được thực hiện qua chuẩn LVDS (Low- Voltage Differential Signaling) [68]. Tuy nhiên, việc kết nối ADC tốc độ cao với FPGA thông qua cáp LVDS thường gặp một số vấn đề về nhiễu trong q trình truyền/nhận. Do đó, ADC tốc độ cao kết hợp với FPGA trên một bản mạch duy nhất thường được sử dụng trong xây dựng các hệ đo bức xạ bằng kỹ thuật số [69,70]. Các module dạng này như: XMC-1131 của công ty Flexcom, gồm một ADC 250 MSPS – 14 bit kết hợp với FPGA Xilinx Virtex-5; XMC-1151 sử dụng ADC 1,8GSPS-12 bit kết hợp với Xilinx® Virtex®-6 SX315T; ADX2-EVM-800/14 của Texas Instruments sử dụng 2 ADC 400MSPS-14 bit kết hợp với FPGA Xilinx Virtex-5. Sử dụng các khối trên có ưu điểm là tốc độ lấy mẫu nhanh, liên tục, đồng thời có thể sử dụng FPGA trên bản mạch để xây dựng hệ đo hoàn chỉnh [71,72]. Tuy nhiên, giá của các thiết bị này là một trở ngại trong việc nghiên cứu và triển khai rộng rãi các hệ đo.
Gần đây, một phương pháp tiếp cận mới cho q trình chuyển đổi từ tín hiệu tương tự thành số là sử dụng mảng tụ chuyển mạch (SCA: switched-capacitor arrays) kết hợp với ADC kiểu đường ống. Các bản mạch số hóa tốc độ cao sử dụng SCA, ADC và FPGA đã được viện nghiên cứu PSI (Paul Scherrer Institute) phát triển và DRSx là một giải pháp thay thế cho các ADC nhanh trực tiếp đắt tiền trong thiết kế và xây dựng hệ đo bức xạ [73,74]. Chi phí để xây dựng 8 kênh ADC với tốc độ 5 GSPS ở mức dưới 2000USD, trong khi sử dụng các mạch ADC nhanh trực tiếp kết hợp với FPGA có tốc độ tương đương có chi phí trên 10.000 USD. Bản mạch DRS4 sử dụng phương pháp lấy mẫu và lưu trữ tín hiệu ở tốc độ cao vào mảng tụ, sau đó sử dụng ADC tốc độ thấp hơn để số hóa dữ liệu từ mảng tụ [73]. Do đó, phương pháp này phù hợp với các hệ đo nơtron cần xử lý các xung ngắn đòi hỏi tốc
xung từ đetectơ EJ-301, các xung này có chiều dài ngắn (~600ns) và cần tốc độ số hóa cao.
b) Bản mạch DRS4
Q trình số hóa của bản mạch DRS4 cơ bản dựa trên bộ lấy và giữ mẫu tương tự DRS4 kết hợp với ADC 9245 - 14 bit và FPGA (Spartan®-3A). Hình 2.11 mơ tả bản mạch DRS4 V5.1 với 4 kênh vào. Sơ đồ khối của bản mạch DRS4 được mô tả trên hình 2.12. Các tham số chính là:
Đầu vào: bốn đầu vào tương tự hoạt động độc lập trong vùng điện áp 0 ÷ 1,0V hoặc -0,5 ÷ 0,5V. Trong đó điện áp giới hạn đầu vào lớn nhất là 2,5V, trở kháng các kênh vào là 50 và băng thông 700MHz (-3dB).
Biến đổi ADC: độ phân giải cho mỗi kênh vào là 14 bit (16384 kênh) tương đương 0,061mV/ kênh.
Tần số lấy mẫu: cho phép cài đặt trong vùng từ 700 MSPS đến 5GSPS. Chu kỳ lấy mẫu nhỏ nhất 0,2ns.
Kích thước mẫu: độ dài mỗi xung được giữ trên DRS4 có thể thiết lập 1024 hoặc 2048 mẫu.
Khả năng lập trình: FPGA Spartan®-3A với mã nguồn mở cho phép tái lập trình để thu nhận và xử lý xung.
Giao tiếp: được kết nối với máy tính qua cổng USB 2.0 để điều khiển và nhận số liệu đo.
Hình 2.11 Bản mạch DRS4 V5.1. A A n a lo g i n p u t b u ff e r In p u t a n a lo g Spartan 3 FPGA DAC DRS4 ADC USB interface EEPROM Clock Temperature Sensor COMP Control Voltage reference Hình 2.12 Cấu trúc bản mạch DRS4 V5.
Vi mạch DRS4: Cấu tạo DRS4 gồm 9 mảng tụ được điều khiển để giữ mẫu “analog” theo nguyên lý “domino” [73] và bộ điều khiển. Mỗi mảng tụ chứa 1024
tụ điện (150 fF) được kết nối tương ứng với một kênh vào. Trong một chu trình giữ mẫu, các tụ điện được mở để nạp lần lượt theo hiệu ứng “domino” và giữ lại mức điện áp đã nạp [75]. Chu kỳ đóng mở giữa các ô nhớ được phép cài đặt trong khoảng 0,2 ÷ 2ns [73,75]. Sau một chu kỳ lấy mẫu, 1024 mẫu được giữ trong mảng
tụ. Trong chu kỳ đọc dữ liệu, DRS4 được điều khiển để đưa lần lượt từng mẫu cho ADC biến đổi với tốc độ chậm hơn (33 MSPS).
c) Chuẩn hóa mẫu
Cấu trúc vào/ra của mỗi ơ nhớ khác nhau, do đó giá trị của các mẫu đọc được trên các ô nhớ không đồng nhất [76]. Các yếu tố làm sai lệch tín hiệu lấy mẫu gồm sai lệch về điện áp và sai lệch thời gian lấy mẫu. Do đó, cần các hiệu chỉnh điện áp và thời gian để giảm thăng giáng cho tín hiệu đo.
(a)
1
t
t2 t3 t4 t5 t6 t7 t8
(b)
Hình 2.13 Cấu trúc mảng giữ mẫu và quá trình lấy mẫu của vi mạch DRS4 [73].
+ Hiệu chỉnh điện áp offset: Điện áp trên mỗi ô nhớ được đọc thông qua một bộ đệm ra riêng. Trong khi mỗi bộ đệm lại có hệ số khếch đại và mức điện áp offset khác nhau (mức offset ngẫu nhiên có thể dao động trong khoảng 20 mV), do đó các mức điện áp trên các ô đọc được sẽ khác nhau mặc dù mức điện áp trên các ô là như nhau. Mức điện áp offset trên các ô nhớ được xác định bằng cách đo điện áp tương ứng của các ô nhớ khi đầu vào được nối với 0V. Mảng điện áp offset, tương ứng với 1024 ô nhớ trên mỗi kênh, sau khi xác định được sử dụng để hiệu chỉnh giá trị đo trên mỗi kênh tương ứng.
+ Hiệu chỉnh độ lợi: Độ lợi trên mỗi bộ đệm ra của các ơ nhớ là khác nhau, do đó
xác định bằng cách đặt mức điện áp 800mV ở đầu vào cho tất cả các ô nhớ. Mảng giá trị đọc được trên các ô nhớ ở trạng thái này được sử dụng để hiệu chỉnh cho các giá trị khi đo.
+ Hiệu chỉnh thời gian: Do khoảng thời gian lấy mẫu giữa các ô nhớ khác nhau nên
cần được hiệu chỉnh để thơng tin về thời gian lấy mẫu được chính xác. Khoảng thời gian giữa hai lần lấy mẫu liên tiếp nhau của các ô nhớ trong DRS4 không giống nhau (hình 2.13b). Với mỗi tần số lấy mẫu, DRS4 cần được chuẩn thời gian lấy mẫu giữa các ô nhớ liên tiếp nhau. Trong quá trình này, một mảng gồm 1024 phần tử tương ứng với khoảng thời gian lấy mẫu của các “cell” được lưu trữ trong EEPROM (DTCell). Với mỗi xung số hóa khi dựng lại, DTCell được sử dụng để tính ra thời gian cho mỗi điểm số hóa. Hình 2.14 trình bày phân bố giá trị thu được của DTCell khi bản mạch DRS4 được chuẩn hóa ở tốc độ lấy mẫu 1GSPS; giá trị trung bình tại điểm 1ns và độ lệch chuẩn là 0,223ns.
Hình 2.14 Phân bố khoảng thời gian giữa hai lần lấy mẫu liên tiếp ở tốc độ 1GSPS của DRS4.
Hình 2.15 Lưu đồ thuật toán hiệu chỉnh điện áp và thời gian cho một kênh trên DRS4.
Trong lưu đồ thuật toán hình 2.15, các mảng hiệu chỉnh điện áp CellOffset(), CellGain() và mảng hiệu chỉnh thời gian CellDT() được đọc từ DRS4 trong lúc khởi động chương trình. Sau quá trình hiệu chuẩn điện áp và thời gian, mỗi xung được biểu diễn bằng một mảng gồm 1024 phần tử; mỗi phần tử gồm hai trường: N[j]
mang thông tin về biên độ và t[j] mang thông tin về thời điểm lấy mẫu.
Điện áp so sánh để hiệu chuẩn được tạo ra bằng bộ DAC 16 bit trên bản mạch. Hình 2.15 biểu diễn tín hiệu đọc được khi đầu vào ở mức 0V trong các trường hợp trước và sau khi chuẩn hóa. Mức nhiễu khi khơng có tín hiệu đầu vào trong trường hợp trước và sau chuẩn hóa là rms = 8,4mV (hình 2.16a) và rms = 1,16mV (hình
(a) (b)
Hình 2.16 Nhiễu đo được trên kênh của bản mạch DRS4 khi: (a) Chưa hiệu chuẩn; (b) Đã hiệu chuẩn điện áp.
2.2.2 Xây dựng phần mềm hệ đo
Bắt đầu
Cài đặt các tham số ban đầu
Cài đặt cho bản mạch DRS4
Đặt lệnh chờ xung từ đetectơ
Có xung?
Số hóa xung (1024 mẫu)
Phân biệt dạng xung
Xung nơtron ? Tính tốn cho phổ nơtron Hiển thị/ lưu trữ Tính tốn cho phổ gamma Kết thúc đo ? Kết thúc 1 1 2 2 đ đ đ s s s
Hình 2.17 Lưu đồ thuật tốn chương trình hệ đo nơtron và gamma.
Phần mềm được xây dựng nhằm đồng bộ hóa các hoạt động của phần cứng hệ đo nơtron và gamma như một thể thống nhất. Các nhiệm vụ chính của phần mềm là điều khiển phần cứng ghi nhận các sự kiện từ đetectơ EJ-301, phân biệt dạng xung,
phân tích/dựng phổ, hiển thị và lưu trữ. Dựa trên cấu trúc phần cứng hệ đo nơtron và gamma, phần mềm thiết kế cho hệ gồm ba chương trình chính: chương trình trong FPGA Xilinx Spartan 3, chương trình giao tiếp giữa FPGA và máy tính và chương trình phân tích/hiển thị trên máy tính.
Hoạt động của phần mềm cho hệ đo nơtron và gamma được khái quát bằng lưu đồ thuật tốn trên hình 2.17. Chương trình bắt đầu bằng việc thiết lập các tham số cài đặt cho hệ như: số kênh, ngưỡng đo, tốc độ số hóa, v.v.. Cài đặt bộ số hóa DRS4 nhằm thiết lập chế độ hoạt động của bộ số hóa và xử lý xung. Giai đoạn cài đặt và thiết lập các thơng số cho DRS4, máy tính gửi các lệnh thiết lập đến vi điều khiển. Vi điều khiển Cy7c68013A gửi các lệnh đến FPGA để thiết lập chế độ hoạt động cho vi mạch DRS4. Vòng lặp ghi đo bắt đầu bằng lệnh chờ sự kiện xung vượt ngưỡng từ đetectơ. Khi một xung từ đetectơ xuất hiện có biên độ lớn hơn ngưỡng cài đặt, DRS4 khởi động chu trình số hóa xung đó. Sau khi được số hóa, số liệu xung được chuyển về máy tính cho phân biệt nơtron/gamma dựa vào một phương pháp PSD do người sử dụng lựa chọn. Nếu xung được nhận là nơtron, kết quả được