Vì R9420 được phân cực để dùng nguồn cao áp âm, do đó cho phép ghép nối tín hiệu trực tiếp với TKĐ mà không thông qua tụ liên lạc nhằm tránh làm biến dạng nhiều đến xung, ảnh hưởng đến hiệu quả phân biệt dạng xung. Bộ chia thế theo khuyến cáo của nhà sản xuất R9420 gồm dãy các điện trở mắc nối tiếp nhau theo tỉ lệ 4:1.5:1.5:1:1:1:1:1:1 [63]. Do mặt tăng của xung nhấp nháy rất nhỏ (~3,2ns), nên tín hiệu ra từ PMT bị dao động gây méo xung. Để hạn chế các dao động đó, các điện trở (20÷100) Ω và các tụ C1, C2, C3 được nối thêm vào (hình 2.4)
nhằm ổn định thế phân cực cho DY6 ÷ DY8 [64]. Khảo sát các xung ra từ anode của PMT đã xác định được giá trị điện trở và tụ phân thế là: RY = 50 Ω, C1=C2=C3=10
nF. Với các giá trị này, xung ra ít bị dao động do ảnh hưởng của sườn tăng của
xung quá ngắn.
Hình 2.5 Dạng xung từ anode của PMT: (a) Khi chưa mắc RY và C1-3; (b) Khi đã mắc RY và C1-3 trong mạch chia thế.
2.1.4 Tiền khuếch đại
Các xung từ R9420 có biên độ tín hiệu khá lớn trong dải đo nơtron, nhưng hình dạng xung chưa phù hợp cho việc truyền và xử lý xung từ đetectơ đến bộ số hóa. Một xung ra tiêu biểu trên anode của R9420 khi qua điện trở tải 50được biểu
diễn trên hình 2.6, sườn sau của xung tăng rất nhanh và phần đi xung bị dao động. Có thể nhận thấy, các thành phần phân rã chậm đóng góp ở phần đi xung cùng với các dao động nhiễu gây nhiều khó khăn cho việc phân biệt dạng xung nơtron/gamma thu được từ đetectơ. Bên cạnh đó, sườn tăng và giảm của xung quá ngắn (< 10 ns) làm xuất hiện các xung phản xạ khi truyền tín hiệu xung từ đetectơ về bộ số hóa thơng qua cáp tín hiệu [1]. Các xung phản xạ khi kết hợp với xung chính làm biến dạng xung, gây khó khăn trong việc xác định biên độ xung. Mặt khác, vì các xung đo trực tiếp từ PMT có sườn tăng rất ngắn nên biên độ khơng tuyến tính với năng lượng chất nhấp nháy nhận từ bức xạ. Điều này là bởi thành phần phân rã nhanh chưa kịp đóng góp hết vào việc hình thành biên độ mà phần cịn lại đóng góp vào đi xung.
Hình 2.6 Một xung tiêu biểu từ anode của PMT được lấy mẫu ở tần số 2,5 GSPS và băng thông 2,5 GHz.
Với những bất lợi như trên, việc gắn thêm một TKĐ cho đetectơ nhấp nháy là cần thiết. TKĐ có các nhiệm vụ chính là:
1) Tạo biên độ xung đối với vùng năng lượng quan tâm từ 0 đến 5000 keVee nằm
trong khoảng cho phép của bộ số hóa tốc độ cao (0 ÷ 1V).
2) Tạo dạng xung thuận lợi cho việc truyền tín hiệu đến bộ số hóa bằng cách hình thành lại xung có thời gian tăng của sườn trước lớn hơn 10 ns để tránh hiệu ứng
phản xạ xung khi truyền trên cáp đồng trục có chiều dài trên 2 m.
Để tạo dạng xung thuận lợi trong việc truyền, số hóa và phân biệt dạng xung ở tốc độ cao, các xung được tích phân với thời hằng đủ nhỏ để các thành phần phân rã chậm tạo ra sự khác biệt tại phần đi xung. Vì tín hiệu qua PMT cũng được khuếch đại (~5,05 10 5), nên tín hiệu tại anode đã khá lớn. Việc sử dụng TKĐ nhạy điện tích trong trường hợp này sẽ khơng phù hợp do tín hiệu được khuếch đại quá biên độ nguồn ni gây bão hịa xung. Vì vậy trong trường hợp này, sử dụng TKĐ nhạy điện áp là thích hợp hơn. Sử dụng TKĐ nhạy điện áp cho phép dễ dàng điều chỉnh hệ số khuếch đại nằm trong dải hoạt động của bộ số hóa tương ứng với vùng năng lượng đầu vào quan tâm.
TKĐ nhạy điện áp được thiết kế gồm bốn tầng được mơ tả như hình 2.7, bảo đảm một số u cầu sau:
Tốc độ đáp ứng của TKĐ phải cao vì các đặc trưng về thời gian của xung cần phải được bảo toàn, để những đặc trưng khác nhau của xung nơtron và gamma thể hiện ở phần đi của xung.
Đóng góp của nhiễu vào xung phải nhỏ để khơng ảnh hưởng nhiều đến đặc trưng khác nhau của xung vì các đặc trưng khác nhau giữa xung nơtron và gamma rất nhỏ.
Bảng 2.2 Các tham số quan trọng của THS3202 [65].
Tham số Giá trị
Băng thông 2 GHz
Tốc độ tăng điện áp cho phép 9000 /V s
Thời gian tăng/giảm 0,45 ns
Điện áp nguồn đơn Điện áp nguồn đôi
6,515V
7,5V
Nhiễu điện áp đầu vào 1, 65nV / Hz
Nhiễu dịng đầu vào khơng đảo 13, 4pA/ Hz
Nhiễu dòng đầu vào đảo 20pA/ Hz
Với các yêu cầu đó, bộ khuếch đại thuật toán THS3202 được sử dụng trong thiết kế TKĐ. Các tham số quan trọng của THS3202 được trình bày trên bảng 2.2. Sơ đồ TKĐ kết nối với PMT được trình bày trên hình 2.7, thiết kế gồm các tầng sau:
1) Tầng hình thành xung điện áp: Tín hiệu dòng từ anode của PMT được chuyển thành tín hiệu điện áp thơng qua tầng RC. Hàm truyền của tầng được xác định theo biểu thức (2.1) [66]. 1 1 1 1 A 1 out in V G I s (2.1) Trong đóA1R1và 1R C1 1.
2) Tầng khuếch đại: Sử dụng mơ hình bộ khuếch đại đảo với OP-AMP THS3202 có tốc độ cao và băng thơng lớn. Thời gian đáp ứng của THS3202 rất nhỏ, do đó khơng ảnh hưởng nhiều đến thời hằng của TKĐ. Tầng khuếch đại có hàm truyền được xác định theo (2.2) [65,66]. 2 2 1 A G s (2.2) Trong đó 3 2 2 A R R .
3) Tầng hình thành xung: Khối tích phân Sallenky được sử dụng để hình thành xung, lọc thành phần nhiễu tần số cao và nâng cao tỉ số tín hiệu trên nhiễu (SNR) [21,65]. Hàm truyền của tầng hình thành xung được xác định theo biểu thức (2.3).
3 2 3 2 3 3 3 1 / ( ) 3 1 / G s A A s s (2.3) Trong đó 8 7 3 8 R R A R và 3 RC.
4) Tầng đầu ra và phối hợp trở kháng với cáp: Tầng lọc thông thấp RC loại bỏ
thành phần tần số cao và phối hợp trở kháng với cáp nối tín hiệu. Hàm truyền được tính theo biểu thức (2.4). 3 3 1 1 G s (2.4) Trong đó 3 R C9 4.
Từ (2.1), (2.2), (2.3) và (2.4), hàm truyền của bộ khuếch đại được xác định theo biểu thức (2.5). Hàm (2.5) lọc bỏ tần số cao với ngưỡng cắt -3dB với các tham số linh kiện như bảng 2.3 đạt được là 14,73MHz.
1 2 3 1 2 3 2 3 3 3 1 A . . ( (A 3) 1)( 1)( 1) A A G G G G s s s s s (2.5)
5V 5V U1 U2 1 R 2 R 3 R 4 R 5 R 6 R 7 R 8 R 9 R 10 R 4 C 1 C C2 3 C Input Output
Tầng chuyển đổi xung dòng thành xung áp
Tầng khuếch đại Tầng đầu ra và phối hợp trở kháng với đường truyền Tầng hình thành xung
5V
5V
Hình 2.7 Sơ đồ tiền khuếch đại cho đetectơ EJ-301.
Hình 2.8 Mạch tiền khuếch đại sử dụng THS3202. Bảng 2.3 Các tham số linh kiện sử dụng trong mạch TKĐ. Bảng 2.3 Các tham số linh kiện sử dụng trong mạch TKĐ. Linh kiện Giá trị (sai số) Linh kiện Giá trị (sai số)
R1 49,9Ω (1%) R8 330 Ω (1%) R2 49,9Ω (1%) R9 49,9Ω (1%) R3 1,5kΩ (1%) R10 720 Ω (1%) R4 49,9Ω (1%) C1 10 pF (5%) R5 470 Ω (1%) C2 10 pF (5%) R6 470 Ω (1%) C3 10 pF (5%) R7 1,0kΩ (1%) C4 220 pF (5%)
2.2 Xây dựng hệ đo nơtron sử dụng đetectơ EJ-301
2.2.1 Xây dựng phần cứng hệ đo
Phần cứng hệ đo nơtron và gamma sử dụng đetectơ nhấp nháy được thiết kế dựa trên mơ hình của hệ ghi đo bức xạ bằng kỹ thuật số. Cấu hình hệ đo được trình bày trên hình 2.9; gồm ba phần chính: đetectơ EJ-301, bộ số hóa tốc độ cao và hệ xử lý xung và lưu trữ. EJ301 PMT Preamp HV power supply Detector EJ-301 Computer cable 50 Ohm DC Power Supply Fast ADC DRS4 Evaluation Board FPGA USB
Hình 2.9 Sơ đồ cấu trúc phần cứng hệ đo nơtron bằng kỹ thuật số sử dụng đetectơ EJ-301.
1) Đetectơ
Đetectơ EJ-301 đã được thiết kế để đo nơtron và gamma với các tham số chính khảo sát được trên nguồn gamma như sau:
Vùng biên độ xung ra tuyến tính: 0 ÷ 2700 mV; Thời gian tăng của xung: ~12,4 ns;
Thời gian giảm của xung: ~31 ns;
Độ nhạy của đetectơ ở giá trị cao áp 1200V: 190,3mV MeVee/ .
Các tham số của xung ra từ đetectơ đã được thiết kế để phù hợp trong ghép nối trực tiếp đến các bộ số hóa tốc độ cao. Hình 2.10 trình bày một xung gamma đặc trưng từ đetectơ EJ-301 được lấy mẫu trên DPO7254C.
Hình 2.10 Dạng xung gamma từ đetectơ EJ-301 được lấy mẫu trên DPO7254C.
2) Bộ số hóa
a) Yêu cầu trong hệ đo nơtron-gamma
Bộ số hóa có nhiệm vụ số hóa các xung tương tự thành dạng dữ liệu số, sao cho khi dựng lại xung dưới dạng số thì các đặc trưng cần thiết của xung vẫn được bảo toàn. Do các đặc trưng về thời gian của xung rất ngắn, mặt trước của xung kéo dài khoảng 20 ns, trong khi phân rã của các thành phần chậm của xung kéo dài
khoảng 300 ns. Do đó, khoảng thời gian cần quan tâm cho mỗi xung sẽ kéo dài từ 400 ÷ 600 ns. Bên cạnh đó, các đặc trưng hình dạng khác nhau của xung
nơtron/gamma rất nhỏ nằm ở phần đi xung, nên u cầu về tốc độ số hóa và độ phân giải biên độ tương đối cao. Các khảo sát đã thực hiện trên DPO 7254C cho thấy khi tốc độ lấy mẫu nhỏ hơn 500 MSPS, khả năng phân biệt dạng xung
nơtron/gamma kém hiệu quả. Điều này cũng đã được khẳng định trong các nghiên cứu phân biệt dạng xung nơtron/gamma bằng kỹ thuật số của các tác giả khác [21,56,67]. Do đó, để hiệu quả phân biệt nơtron và gamma tốt thì các bộ số hóa trong hệ đo cần có tần số lấy mẫu lớn hơn 500 MSPS. Kết quả này là phù hợp với các tài liệu tham khảo [6,8,10], trong đó hiệu quả phân biệt dạng xung nơtron/gamma phụ thuộc vào độ phân giải của bộ số hóa.
Cấu trúc bộ số hóa được thiết kế gồm hai phần: Bộ biến đổi ADC tốc độ cao và bản mạch điều khiển, xử lý, lưu trữ/ truyền số liệu số hóa. Các bộ ADC với cấu trúc đường ống đã cho phép biến đổi sang số lên đến tốc độ trên 500 MSPS. Các bộ ADC này có thể ghép với FPGA với mục đích điều khiển ADC và lưu trữ / truyền số liệu. Việc kết nối với FPGA thường được thực hiện qua chuẩn LVDS (Low- Voltage Differential Signaling) [68]. Tuy nhiên, việc kết nối ADC tốc độ cao với FPGA thông qua cáp LVDS thường gặp một số vấn đề về nhiễu trong q trình truyền/nhận. Do đó, ADC tốc độ cao kết hợp với FPGA trên một bản mạch duy nhất thường được sử dụng trong xây dựng các hệ đo bức xạ bằng kỹ thuật số [69,70]. Các module dạng này như: XMC-1131 của công ty Flexcom, gồm một ADC 250 MSPS – 14 bit kết hợp với FPGA Xilinx Virtex-5; XMC-1151 sử dụng ADC 1,8GSPS-12 bit kết hợp với Xilinx® Virtex®-6 SX315T; ADX2-EVM-800/14 của Texas Instruments sử dụng 2 ADC 400MSPS-14 bit kết hợp với FPGA Xilinx Virtex-5. Sử dụng các khối trên có ưu điểm là tốc độ lấy mẫu nhanh, liên tục, đồng thời có thể sử dụng FPGA trên bản mạch để xây dựng hệ đo hoàn chỉnh [71,72]. Tuy nhiên, giá của các thiết bị này là một trở ngại trong việc nghiên cứu và triển khai rộng rãi các hệ đo.
Gần đây, một phương pháp tiếp cận mới cho q trình chuyển đổi từ tín hiệu tương tự thành số là sử dụng mảng tụ chuyển mạch (SCA: switched-capacitor arrays) kết hợp với ADC kiểu đường ống. Các bản mạch số hóa tốc độ cao sử dụng SCA, ADC và FPGA đã được viện nghiên cứu PSI (Paul Scherrer Institute) phát triển và DRSx là một giải pháp thay thế cho các ADC nhanh trực tiếp đắt tiền trong thiết kế và xây dựng hệ đo bức xạ [73,74]. Chi phí để xây dựng 8 kênh ADC với tốc độ 5 GSPS ở mức dưới 2000USD, trong khi sử dụng các mạch ADC nhanh trực tiếp kết hợp với FPGA có tốc độ tương đương có chi phí trên 10.000 USD. Bản mạch DRS4 sử dụng phương pháp lấy mẫu và lưu trữ tín hiệu ở tốc độ cao vào mảng tụ, sau đó sử dụng ADC tốc độ thấp hơn để số hóa dữ liệu từ mảng tụ [73]. Do đó, phương pháp này phù hợp với các hệ đo nơtron cần xử lý các xung ngắn đòi hỏi tốc
xung từ đetectơ EJ-301, các xung này có chiều dài ngắn (~600ns) và cần tốc độ số hóa cao.
b) Bản mạch DRS4
Q trình số hóa của bản mạch DRS4 cơ bản dựa trên bộ lấy và giữ mẫu tương tự DRS4 kết hợp với ADC 9245 - 14 bit và FPGA (Spartan®-3A). Hình 2.11 mơ tả bản mạch DRS4 V5.1 với 4 kênh vào. Sơ đồ khối của bản mạch DRS4 được mô tả trên hình 2.12. Các tham số chính là:
Đầu vào: bốn đầu vào tương tự hoạt động độc lập trong vùng điện áp 0 ÷ 1,0V hoặc -0,5 ÷ 0,5V. Trong đó điện áp giới hạn đầu vào lớn nhất là 2,5V, trở kháng các kênh vào là 50 và băng thông 700MHz (-3dB).
Biến đổi ADC: độ phân giải cho mỗi kênh vào là 14 bit (16384 kênh) tương đương 0,061mV/ kênh.
Tần số lấy mẫu: cho phép cài đặt trong vùng từ 700 MSPS đến 5GSPS. Chu kỳ lấy mẫu nhỏ nhất 0,2ns.
Kích thước mẫu: độ dài mỗi xung được giữ trên DRS4 có thể thiết lập 1024 hoặc 2048 mẫu.
Khả năng lập trình: FPGA Spartan®-3A với mã nguồn mở cho phép tái lập trình để thu nhận và xử lý xung.
Giao tiếp: được kết nối với máy tính qua cổng USB 2.0 để điều khiển và nhận số liệu đo.
Hình 2.11 Bản mạch DRS4 V5.1. A A n a lo g i n p u t b u ff e r In p u t a n a lo g Spartan 3 FPGA DAC DRS4 ADC USB interface EEPROM Clock Temperature Sensor COMP Control Voltage reference Hình 2.12 Cấu trúc bản mạch DRS4 V5.
Vi mạch DRS4: Cấu tạo DRS4 gồm 9 mảng tụ được điều khiển để giữ mẫu “analog” theo nguyên lý “domino” [73] và bộ điều khiển. Mỗi mảng tụ chứa 1024
tụ điện (150 fF) được kết nối tương ứng với một kênh vào. Trong một chu trình giữ mẫu, các tụ điện được mở để nạp lần lượt theo hiệu ứng “domino” và giữ lại mức điện áp đã nạp [75]. Chu kỳ đóng mở giữa các ô nhớ được phép cài đặt trong khoảng 0,2 ÷ 2ns [73,75]. Sau một chu kỳ lấy mẫu, 1024 mẫu được giữ trong mảng
tụ. Trong chu kỳ đọc dữ liệu, DRS4 được điều khiển để đưa lần lượt từng mẫu cho ADC biến đổi với tốc độ chậm hơn (33 MSPS).
c) Chuẩn hóa mẫu
Cấu trúc vào/ra của mỗi ơ nhớ khác nhau, do đó giá trị của các mẫu đọc được trên các ô nhớ không đồng nhất [76]. Các yếu tố làm sai lệch tín hiệu lấy mẫu gồm sai lệch về điện áp và sai lệch thời gian lấy mẫu. Do đó, cần các hiệu chỉnh điện áp và thời gian để giảm thăng giáng cho tín hiệu đo.
(a)
1
t
t2 t3 t4 t5 t6 t7 t8
(b)
Hình 2.13 Cấu trúc mảng giữ mẫu và quá trình lấy mẫu của vi mạch DRS4 [73].
+ Hiệu chỉnh điện áp offset: Điện áp trên mỗi ô nhớ được đọc thông qua một bộ đệm ra riêng. Trong khi mỗi bộ đệm lại có hệ số khếch đại và mức điện áp offset khác nhau (mức offset ngẫu nhiên có thể dao động trong khoảng 20 mV), do đó các mức điện áp trên các ô đọc được sẽ khác nhau mặc dù mức điện áp trên các ô là như nhau. Mức điện áp offset trên các ô nhớ được xác định bằng cách đo điện áp tương ứng của các ô nhớ khi đầu vào được nối với 0V. Mảng điện áp offset, tương ứng với 1024 ô nhớ trên mỗi kênh, sau khi xác định được sử dụng để hiệu chỉnh giá trị đo trên mỗi kênh tương ứng.
+ Hiệu chỉnh độ lợi: Độ lợi trên mỗi bộ đệm ra của các ơ nhớ là khác nhau, do đó