6. Cấu trúc của luận án
4.3.Kết luận chương 4
- Đề xuất tổ chức cache mới với kiến trúc cụm lõi cho kiến trúc CMP đa luồng. 8 16 32 64 128 256 1024 Ring 10.9962 10.9924 10.9849 10.9698 10.9398 10.8802 10.5361 2DMesh 10.9993 10.9986 10.9972 10.9943 10.9887 10.9774 10.9103 2DTorus 10.9995 10.9989 10.9979 10.9958 10.9915 10.9830 10.9325 3DMesh 10.9995 10.9991 10.9981 10.9962 10.9924 10.9849 10.9398 3DTorus 10.9995 10.9991 10.9981 10.9963 10.9926 10.9851 10.9407 10.3 10.4 10.5 10.6 10.7 10.8 10.9 11.0 11.1 Mức tăng tốc; khi n = 128
- Sử dụng mô hình MCFPQN và công cụ JMT v.0.8.0 để đánh giá kiến trúc cụm lõi đã đề xuất. Kiến trúc cụm lõi là một giải pháp tối ưu nhằm cải thiện hiệu năng của kiến trúc CMP đa luồng.
- Đề xuất được công thức tính toán trễ truyền thông trung bình của các cấu
hình OCIN. Dựa vào công thức TO đã đề xuất và công thức tính mức tăng tốc (SP)
để đánh giá và lựachọn cấu hình OCIN phù hợp với kiến trúc CMP đa luồng, giảm được trễ truyền thông và tăng mức tăng tốc xử lý, nâng cao được hiệu năng của CMP đa luồng.
KẾT LUẬN
I. Những đóng góp chính của Luận án
1. Ứng dụng mô hình mạng xếp hàng đóng đa lớp có dạng tích các xác suất để
phân tích, đánh giá hiệu năng của các tổ chức cache đa cấp với cache cấp cuối là cache chia sẻ thông minh trong kiến trúc CMP đa luồng. Từ đó,
đánh giá được những ưu, nhược điểm của các tổ chức cache này.
2. Đề xuất giải pháp kiến trúc cụm lõi cho CMP đa luồng có 3 cấp cache với
L3 cache riêng cho từng cụm. Kiến trúc nàyđã thu được những kết quả khả
quan, giảm được thời gian trung bình truy nhập bộ nhớ, giảm nghẽn nút cổ
chai tại cấp L3 cache, nâng cao hiệu năng xử lý của CMP đa luồng.
3. Đề xuất công thức xác định trễ truyền thông trung bình TO của mạng liên kết trên CMP đa luồng. Dựa vào công thức TOđã đề xuất để tính trễ truyền
thông trung bình và mức tăng tốc (SP), từ đó đánh giá một số cấu hình
OCIN và lựa chọn cấu hình OCIN phù hợp kiến trúc CMP đa luồng. Cấu hình mạng liên kết này có khả năng mở rộng cao, trễ truyền thông thấp và mức tăng tốc cao đáp ứng được sự gia tăng số lượng lõi trên chip.
II. Hướng phát triển của Luận án
- Sử dụng các mô hình đã đề xuấtđể tiếp tục mở rộng nghiên cứu đánh giá hiệu năng cho kiến trúc CMP đa luồng với số lõi 16, 32, 48…
- Nghiên cứu sử dụng công nghệ OCIN quang cho CMP đa luồng, bởi OCIN quang cho phép tăng băng thông, tiêu thụ công suất nhỏ và có trễ truyền
thông nhỏ hơn nhiều so với OCIN điện tử. Đây cũng là hướng mà các nhà nghiên cứu và sản xuất chip trên thế giới đang quan tâm.
TÀI LIỆU THAM KHẢO
[1]. A.C. Sodan, Jacob Machina, Arash Deshmeh, Kevin Macnaughton, Bryan Esbaugh (2010). Parallelism via multithreaded and multicore CPUs. IEEE Computer Society, Vol. 43, Issue 3, pp.24-32.
[2]. A.I. Fasiku, J. B. Olawale, O. T. Jinadu (2012). A review of architectures -
Intel single core, Intel dual core and AMD dual core processors and the
benefits. International Journal of Engineering and Technology (IJET), Vol. 2, No. 5, pp.809-817.
[3]. Aamer Jaleel (2010). High performance cache replacement using re-reference interval prediction (RRIP). ISCA'10 Proceedings of the 37th annual international symposium on Computer architecture, pp.60-71.
[4]. Alex Settle, Dan Connors, Enric Gibert, Antonio Gonzalez (2006) A dynamically reconfigurable cache for multithreaded processors. Journal of Embedded Computing - Issues in embedded single-chip multicore architectures, Vol. 2 Issue 2, pp.221-233.
[5]. Avinatan Hassidim (2009) Cache replacement policies for multicore processors. Massachusetts Institute of Technology, Cambridge, 02139, USA.
[6]. B. Filipowicz and J. Kwiecień (2008) Queueing systems and networks. Models and applications. Bulletin of the Polish academy of sciences technical sciences, Vol. 56, No. 4, pp.379-390.
[7]. Bashayer M. Al-Babtain, Fajer J. Al-Kanderi, Maha F. Al-Fahad, and Imtiaz Ahmad (2013) A survey on Amdahl's law extension in multicore architectures. (adsbygoogle = window.adsbygoogle || []).push({});
International Journal of New Computer Architectures and their Applications (IJNCAA) 3(3), pp.30-46.
[8]. Blair Guy (2007) An analysis of multi-core microprocessor capabilities and their suitablity for current day application requirements. Master’s Thesis Bowie State University Maryland in Europe.
[9]. Chenjie Yu, Peter Petrov) (2010) Off-chip memory bandwidth minimization through cache partitioning for multi-core platforms. Design Automation Conference (DAC), 47th ACM/IEEE, pp.132-137.
Worst-Case Execution Time (WCET) Analysis.
[11]. D. Wentzlaff, P. Griffin, H. Hoffmann, Liewei Bao, B. Edwards, C. Ramey, M. Mattina, Chyi-Chang Miao, J.F. Brown, A. Agarwal (2007) On-chip
interconnection architecture of the tile processor. IEEE Micro, Vol. 27, No. 5, pp.15-31.
[12]. Damien Hardy, Isabelle Puaut (2008) WCET analysis of multi-level non-
inclusive set-associative instruction caches. RTSS'08 Proceedings of the 2008 Real-Time Systems Symposium, pp.456-466.
[13]. Daniel Hackenberg Daniel Molka Wolfgang E. Nagel (2009) Comparing
cache architectures and coherency protocols on x86-64 multicore SMP
systems. In 42nd Annual IEEE/ACM International Symposium on Microarchitecture, New York, USA, December 12-16, pp.413-422.
[14]. Daniel Molka, Daniel Hackenberg, Robert Schone and Matthias S. Muller (2009) Memory performance and cache coherency effects on an Intel Nehalem
multiprocessor system. IEEE Computer Society Washington, DC, USA, pp.261-270.
[15]. Daniel Sanchez, George Michelogiannakis, And christos Kozyrakis (2010) An analysis of on-chip interconnection networks for large-scale chip
multiprocessors. ACM Transactions on Architecture and Code Optimization, Vol. 7, No. 1.
[16]. David Tam (2010) Operating system management of shared caches on
multicore processors. A thesis of Doctor of Philosophy Graduate Department of Electrical and Computer Engineering University of Toronto.
[17]. David Tam, Reza Azimi, Livio Soares, and Michael Stumm (2007) Managing
shared L2 caches on multicore systems in software. In Proc. of the Workshop on the Interaction between Operating Systems and Computer Architecture (WIOSCA).
[18]. Dennis Abts, Natalie D. Enright Jerger, John Kim (2009) Achieving predictable performance through better memory controller placement in many-core CMPs. ISCA’09, June 20-24, Austin, TX, USA.
[19]. Dong Hyuk Woo and Hsien-Hsin S. Lee (2008) Extending Amdahl’s law for energy-efficient computing in the many-core era. IEEE Computer Society, pp.24-31.
[20]. Frederik Rønn, (2003.) Cache-oblivious searching and sorting. Master's Thesis, Department of Computer Science University of Copenhagen.
[21]. G. E. Moore (1965) Cramming more components onto integrated circuits. Electronics, pp.114-117.
[22]. Giuseppe Serazzi, Giuliano Casale, Marco Bertoli (2010) Java Modelling Tools (JMT) v.0.8.0 users manual. Performance Evaluation Lab Dipartimento di Elettronica e Informazione Politecnico di Milano - Italy.
[23]. Gunter Bolch, Stefan Greiner, Hermann de Meer, Kishor S.Trivedi (2006)
Queueing networks and Markov chains. A John Wiley & sons, Inc, Publication.
[24]. H.El-Rewwini and Abd-El-Barr (2005) Advanced computer architecture and parallel processing; Published by John Wiley & Sons, Inc, Hoboken, New Jersey.
[25]. J.L. Hennessy and D.A. Patterson (2011) Computer architecture: A quantitative approach. 5th edition, Elsevier Inc.
[26]. Jesús CamachoVillanueva, José Flich, J. Duato, H. Eberle, N. Gura and W. Olesinski (2009) A performance evaluation of 2D-Mesh, Ring, and Crossbar interconnects for chip multi-processors. In 2nd International Workshop on Network on Chip Architectures (NoCArc 2009), pp. 51-56.
[27]. Jitendra Kumar Rai, Atul Negi, Rajeev Wankar, K. D. Nayak (2010) (adsbygoogle = window.adsbygoogle || []).push({});
Characterizing L2 cache behavior of programs on multi-core processors:
Regression models and their transferability. International Journal of Computer Information Systems and Industrial Management Applications (IJCISIM), Vol. 2, pp.212-221.
[28]. John D. Owens, William J. Dally, Ron Ho, D.N. (Jay), Jayasimha (2007)
Research challenges for on-chip interconnection networks. Micro, IEEE Vol. 27, Issue 5, pp.96-108.
[29]. John E. Savage, Mohammad Zubair (2008) A unified model for multicore
architectures. Proceedings of IFMT'08, the First International Forum on Next- Generation Multi-core/Manycore Technologies, Cairo, Egypt.
[30]. John Fruehe (2005) Planning considerations for multicore processor technology. Reprinted from Dell Power Solutions, pp. 67-72.
[31]. Julian Bui, Chenguang Xu, Sudhanva Gurumurthi (2007) Understanding performance issues on both single core and multi-core architecture. Computer Organizatione’07.
[32]. Jun Yan and Wei Zhang (2008) WCET analysis for multi-core processors with shared L2 instruction caches. IEEE Real-Time and Embedded Technology and Applications Symposium, pp.80-89.
[33]. Ketan Bahulkar, Nicole Hofmann, Deepak Jagtap, Nael Abu-Ghazaleh and Dmitry Ponomarev (2010) Performance evaluation of PDES on multi-core clusters. Distributed Simulation and Real Time Applications (DS-RT), 2010 IEEE/ACM 14th International Symposium on, pp.131-140.
[34]. Keun Sup Shim, Myong Hyon Cho, Mieszko Lis, Omer Khan, and Srinivas Devadas (2011) Library cache coherence. MIT-CSAIL-TR-2011-027.
[35]. Krishna K. Rangan, Gu-Yeon Wei, David Brooks (2009) Thread motion: Fine-grained power management for multi-core systems. In Proc. of ISCA, pp.302-313.
[36]. Lin Qiao, Vijayshankar Raman, Frederick Reiss, Peter J. Haas, Guy M. Lohman (2008) Main-memory scan sharing for multi-core CPUs. Proceedings of the VLDB Endowment, Vol. 1, Issue 1, pp.610-621.
[37]. Ma Nicholas (2007) Modeling and evaluation of multi-core multithreaded processor architectures in systemC. Master’s Thesis, Queen’s University Kingston, Ontario, Canada.
[38]. Magnus Jahre, Lasse Natvig (2007) Performance effects of a cache miss handling architecture in a multi-core processor. Department of Computer and Information Science (IDI), NTNU.
[39]. Marco A. Z. Alves, Philippe O. A. Navaux (2009) Investigation through set associativity on shared L2 cache memory in a multi-core chip architecture
Informatics Institute - Universidade Federal do Rio Grande do Sul - UFRGS.
[40]. Mark D. Hill, Michael R. Marty (2008) Amdahl’s Lawin the multicore era. Published by the IEEE Computer Society.
[41]. Matteo Monchiero, Ramon Canal, Antonio González (2006) Design space exploration for multicore architectures: A power/performance/thermal view.
ICS'06 Proceedings of the 20th annual international conference on Supercomputing, pp.177-186.
[42]. Miao Ju (2011) Performance analysis and resource allocation for multithreaded multicore processors. Doctor of Philosophy Thesis, the University of Texas at Arlington.
[43]. Michael R. Marty (2008) Cache coherence techniques for multicore processors; Doctor of Philosophy Thesis at the University of Wisconsin - Madison.
[44]. Mohammad Reza Nouri rad, Reza Kourdy (2012) Performance comparison of 3D Mesh and 3D Torus network on chip. Journal of Computing, Vol. 4, Issue 1, pp.78-82.
[45]. Moinuddin K. Qureshi, Aamer Jaleel, Yale N. Patt, Simon C. Steely Jr, Joel Emer (2007) Adaptive Insertion Policies for High Performance Caching
ISCA’07, San Diego, California, USA.
[46]. Myungho Lee, Yeonseung Ryu, Sugwon Hong, Chungki Lee (2005)
Performance implications of a CMT processor for openmp applications.
Department of Computer Software, MyongJi University.
[47]. Naveen Choudhary (2012) Network-on-Chip: A new SoC communication infrastructure paradigm. International Journal of Soft Computing and Engineering (IJSCE). Vol.1, Issue 6, pp.332-335.
[48]. Naveen Choudhary (2013)Migration of on-chip networks from 2 dimensional plane to 3 dimensional plane. International Journal of Engineering and Advanced Technology (IJEAT), Vol. 2, Issue 4, pp.516-519. (adsbygoogle = window.adsbygoogle || []).push({});
[49]. Nikolaos Hardavellas (2009) Chip multiprocessors for server workloads.
Doctor of Philosophy Thesis, Carnegie Mellon University.
Ailamaki (2009) Reactive NUCA: Near-optimal block placement and replication in distributed caches. ISCA'09 Proceedings of the 36th Annual International Symposium on Computer Architecture, pp.184-195.
[51]. Reza Kourdy, Mohammad Reza Nouri rad (2012) Performance comparison of 2D and 3D Torus network on chip architectures. Journal of Computing, Vol. 4, Issue 2, pp.190-122.
[52]. Ruken Zilan, Javier Verdú, Mario Nemirovsky, Rodolfo A. Milito, Mateo Valero (2011) An abstraction methodology for the evaluation of multi-core multi-threaded architectures. IEEE International Symposium on Modelling, Analysis, and Simulation of Computer and Telecommunication Systems 2011, pp.478-481.
[53]. Ryan Eric Grant (2007) Analysis and improvement of performance and power
consumption of chip multi threading SMP architectures. Master’s thesis, Queen’s University Kingston, Ontario, Canada, August.
[54]. S. Keckler, K. Olukotun, & H. P. Hofstee (2009) Multicore processors and systems. New York, NY: Springer.
[55]. Sarat Yoowattana, Ikki Fujiwara, Michihiro Koibuchi (2013) Investigating performance advantages of random topologies on network-on-chip. The 18th Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI) in Japan, pp.190-194.
[56]. Shekhar Srikantaiah, Emre Kultursay, Tao Zhang, Mahmut Kandemir, Mary Jane Irwin, Yuan Xie (2011) MorphCache: A reconfigurable adaptive multi- level cache hierarchy high. Performance Computer Architecture (HPCA), 2011 IEEE 17th International Symposium on, pp.231-242.
[57]. Stijn Eyerman Lieven Eeckhout (2010) Probabilistic job symbiosis modeling for SMT processor scheduling. ELIS Department, Ghent University, Belgium, pp.91-102.
[58]. Sudhakar Gummadi, Radhakrishnan Shanmugasundaram (2012) Effective utilization of multicore processor for unified threat management functions. Journal of Computer Science, Vol. 8, Issue 1, pp.68-75.
[59]. Sudipta Chattopadhyay Abhik Roychoudhury Tulika Mitra (2010) Modeling
Proceedings of the 13th International Workshop on Software & Compilers for Embedded Systems Article No. 6.
[60]. T. Scogland, P. Balaji, W. Feng, G. Narayanaswamy (2008) Asymmetric interactions in symmetric multi-core systems: Analysis, enhancements and
evaluation. SC'08 Proceedings of the 2008 ACM/IEEE conference on Supercomputing Article, No. 17.
[61]. Thomas Canhao Xu, Bo Yang, Alexander Wei Yin, Pasi Liljeberg, Hannu Tenhunen (2010) 3D network-on-chip with on-chip dram: An empirical
analysis for future chip multiprocessor. 2010 International Conference on Computer, Electrical, and Systems Science, and Engineering, pp.18-24.
[62]. Thomas Rauber, Gudula Rünger (2010)Parallel programming for multicore and cluster systems. Springer-Verlag Berlin Heidelberg.
[63]. Timo Schonwald, Jochen Zimmermann, Oliver Bringmann, Wolfgang Rosenstiel (2009) Network-on-chip architecture exploration framework. Digital System Design, Architectures, Methods and Tools 2009. DSD'09, 12th Euromicro Conference on, pp.375-382.
[64]. Trent Rolf (2009) Cache organization and memory management of the Intel Nehalem computer architecture. University of Utah Computer Engineering.
[65]. Vijayalakshmi Saravanan, Senthil Kumar Chandran, Sasikumar Punnekkat and D. P. Kothari (2011) A study on factors influencing power consumption in multithreaded and multicore CPUs. WSEAS Transactions on Computers, Vol. 10, Issue 3, pp.93-103.
[66]. Vikas Bhatnagar, Kavita Chaudhary, Sarita Chaudhary (2012) Multi-Core
Paradigm. MIT International Journal of Computer Science & Information Technology, Vol. 2, No. 1, pp.19-24.
[67]. Vipin S. Bhure, Praveen R. Chakole (2012) Design of cache controller for multi-core processor system. IJECSE, Vol.1, No. 2,pp.520-526.
[68]. Xiaoqiang Yang, Huimin Du, Jungang Han (2009) Topology and routing algorithm based on the combination Gray code with Johnson code.Journal of computers, Vol. 4, No. 3, pp.259-264.
control for energy-efficient multi-core real-time systems. Real-Time Systems (ECRTS), 23rd Euromicro Conference on, pp.102-111.
[70]. Wang Zuo, Shi Feng, Zuo Qi, Ji Weixing, Li Jiaxin, Deng Ning, Xue Licheng, Tan Yuan, Qiao Baojun (2009) Group-caching for NoC based multicore cache
coherent systems. In proceedings of the conference on Design, automation and test in Europe (DATE), pp.755-760.
[71]. Wen-Hsiang Hu, Seugn Eun Lee, and Nader Bagherzadeh (2008) DMesh: A diagonally-linked Mesh network-on-chip architecture. NoCArc, First International Workshop on Network on Chip Architectures to be held in conjunction with MICRO-41. (adsbygoogle = window.adsbygoogle || []).push({});
[72]. William Stallings (2010) Computer organization and architecture designing for performance. 8th edition, Publisher: Prentice Hall.
[73]. http// www.jmt.sourceforge.net/
[74]. http://www.most.gov.vn/
[75]. http://www.wikipedia.com/multi-core
DANH MỤC CÁC CÔNG TRÌNH ĐÃ CÔNG BỐ CỦA LUẬN ÁN
1. Hồ Khánh Lâm, Nguyễn Minh Quý, Hồ Văn Phi (2011), “Phân tích hiệu năng của tổ chức Cache trong kiến trúc vi xử lý đa lõi”. Kỷyếu Hội nghị khoa học
công nghệ thông tin và truyền thông ĐHBK Hà Nội, 10/2011. ISBN: 978-604- 911-032-0, pp.67-73.
2. Hồ Văn Phi, Hồ Khánh Lâm (2012), “Đánh giá hiệu năng của tổ chức cache trong hệ thống vi xử lý đa lõi-đa luồng”. Tạp chí Khoa học & Công nghệ, các
Trường Đại học kỹ thuật, Số 91, năm 2012.ISSN 0868-3980, pp.54-58.
3. Hồ Văn Phi,Trần Hoàng Vũ, Hồ Khánh Lâm (2012), “Giải pháp mới cho kiến trúc đa lõi nhằm nâng cao hiệu năng của bộ vi xử lý đa lõi-đa luồng”.Tạp chí Khoa học & Công nghệ, Đại học Đà Nẵng, Số 11(60), Quyển II, năm 2012.
ISSN 1859-1531, pp.78-83.
4. Hồ Văn Phi, Hồ Khánh Lâm (2014), “Ảnh hưởng của tổ chức cache đa cấp và mạng liên kết đến hiệu năng của chip đa lõi”. Tạp chí Khoa học & Công nghệ,
Đại học Đà Nẵng. ISSN 1859-1531. (Đã chấp nhận đăng ngày 03/04/2014).
5. Ho Van Phi, Ho Khanh Lam (2014) “Using Generalized stochastic Petri net for performance evaluation of cache organization in multicore processor chips”. Journal of Science and Technology, Technical Universities in Vietnamese, No 98. ISSN 0868-3980, pp.15-22.
PHỤ LỤC PHỤ LỤC I
KỊCH BẢN MÔ PHỎNG ĐÁNH GIÁ HIỆU NĂNG CỦA TỔ CHỨC
CACHE TRONG KIẾN TRÚC CMP ĐA LUỒNG CÓ 2 CẤP CACHE
VÀ 3 CẤP CACHE I.1. Giới thiệu JMT v.0.8.0
Công cụ mô phỏng Java (JMT) v.0.8.0 là một bộ ứng dụng miễn phí, mã nguồn mởđược tải về từ http://jmt.sourceforge.net. JMT bao gồm các công cụ sử
dụng một số thuật toántiên tiếnđể mô hình hóa, phân tích, và mô phỏngđánh giá
chính xác hiệu năng các mô hình mạng xếp hàng đóng, mở hoặc hỗn hợp, có hoặc
không có dạng tích các xác suất. Hình I.1 biểu diễn giao diện lựa chọn các công cụ
JMT.
Hình I.1: Giao diện lựa chọn công cụ JMT.
Trên giao diện ở hình I.1, chọn công cụ mô phỏng đồ họa (JSIMgraph) để tiến
hành mô phỏng đánh giá hiệu năng cho hệ thống mạng xếp hàng.
JSIMgraph: là giao diện mô phỏng đồ họa được dùng cho việc đánh giá phân tích mô hình mạng xếp hàng. JSIMgraph dễ dàng vớingười sử dụng, nó tích hợp các chức năng với một không gian làm việcđồ họa trực quan.Điều này cho
phép mô tảđơn giản cấu trúc mô hình mạng xếp hàng, cũng như định nghĩa đơn giản các thông sốđầu vào thực hiện mô phỏng. Hình I.2 mô tả giao diện
JSIMgraph.
Hình I.2: Giao diện mô phỏng đồ họa JSIMgraph. (adsbygoogle = window.adsbygoogle || []).push({});
I.2. Tiến trình mô phỏng
I.2.1. Mô phỏng CMP đa luồng có 2-lõi
1. Vẽ mô hình mạng:
Trên giao diện ở hình I.2, tiến hành vẽ mô hình MCFPQN của kiến trúc CMP
2-lõi. Mô hình CMP 2-lõi có 2 cấp cache với L2 cache chia sẻ cho các lõi được biểu
diễn như hình 3.6a. Mô hình CMP 2-lõi có 3 cấp cache với L3 cache chia sẻ cho các
lõi được biểu diễnnhư hình 3.6b
2. Thiết lập các thông số cho mỗi nút
Đối với CMP 2-lõi có 2 cấp cache với L2 cache chia sẻ cho các lõi
Xác suất định tuyến ở các nút
- Xác suất định tuyến cho tất cả các CPU là p11 = p22 = 0,15
- Xác suất định tuyến từ CPU1 đến L11 cache là p1L1 = 0,85
- Xác suất định tuyến từ CPU2 đến L21 cache là p2L1 = 0,85
- Xác suất định tuyến từ L21 cache đến CPU2: pL1,2 = 0,7
- Xác suất định tuyến từ L11 cache đến Int+L2 cache là pL1L2 = 0,3
- Xác suất định tuyến từ L21 cache đến Int+L2 cache là pL1L2 = 0,3
- Xác suất định tuyến từ Int+L2 cache đến CPU1 là pL2,1 = 0,4
- Xác suất định tuyến từ Int+L2 cache đến CPU2 là pL2,2 = 0,4
- Xác suất định tuyến từ Int+L2 cache đến MemoryBus+Mem là pL2Mem = 0,2
- Xác suất định tuyến từ MemoryBus+Mem đến CPU1 là pMem1 = 0,5
- Xác suất định tuyến từ MemoryBus+Mem đến CPU2 là pMem2 = 0,5
Thời gian phục vụ trung bình ở các nút được phân bố theo hàm mũ
-Thời gian phục vụ trung bình tại nút CPU1 là 0,5ns và CPU2 là 0,5ns