6. Cấu trúc của luận án
4.1.Kiến trúc cụm lõi cho chip đa xử lý, đa luồng
4.1.1. Khái quát
Để nâng cao hiệu năng của các CMP đa luồng có 2 cấp cache với L2 cache
chia sẻ cho tất cả các lõi, các nhà nghiên cứu và sản xuất chip đã đề xuất nhiều giải
pháp kiến trúc cụm lõi cho các CMP đa luồng như: Bộ xử lý Xeon 4-lõi, của Intel
có 2 cụmmỗi cụm 2-lõi được chia sẻ bởi L2 cache [8], bộ xử lý Rock 16-lõi của
Sun có 4 cụm mỗi cụm 4-lõi được chia sẻ bởi L1 cache, và L2 cache chia sẻ cho tất cả các lõi [29, 35], Ketan Bahulkar và những người khác cũng đề xuất kiến trúc cụm có 8-lõi trong đó có 2 cụm 4-lõi với L2 cache chia sẻ cho 2-lõi [33]. Với kiến
trúc CMP đa luồng 3 cấp cache, bên cạnh tổ chức cache có L1 và L2 cache riêng cho mỗi lõi và L3 cache chia sẻ cho tất cả các lõi, các nhà nghiên cứu và sản xuất chip cũng đề xuất kiến trúc cụm lõi cho các CMP đa luồng như: bộ xử lý
Dunnington 6-lõi của Intelvới 3 cấp cache có 3 cụm mỗi cụm 2-lõi được chia sẻ bởi
L2 cache còn L3 cache chia sẻ cho tất cả các lõi [29, 56], các bộ xử lý Nehalem 8-
lõi của Intel và Opteron 8-lõi của AMD gồm có 2 chip trong một đóng vỏ, trong đó mỗi chip có 4-lõi được chia sẻ bởi L3 cache [13, 14, 64, 65]. Với những kiến trúc
này, khi chip càng tích hợp nhiều lõi thì L3 cache chia sẻ càng không khả thi thực hiện bên trong chip vì kích thước cần thiết để thực hiện cache chia sẻ cho tất cả các lõi trở nên quá lớn, độ trễ lớn gây nghẽn lưu lượng trên chip và tốc độ giảm đi, thời gian truy nhập bộ nhớ lớndẫn đến làm giảm hiệu năng của bộ xử lý.
Để khắc phục các nhược điểm trên, Luận án đề xuất giải pháp kiến trúc cụm
lõi bằng cách nhóm các lõi thành từng cụm với L3 cache riêng cho mỗi cụm và sử
dụng các cấu hình mạng liên kếtthích hợp thì lưu lượng được phân chia đều cho các
L3 cache chia sẻ, sẽ giảm được tranh chấp tài nguyên tại L3 cache chia sẻ, đảm bảo
trễ và thời gian phục vụ trung bình nhỏ, khi đó sẽ đem lại hiệu năng xử lý của chip cao hơn. Giải pháp này được công bố trong công trình “Giải pháp mới cho kiến trúc
đa lõi nhằm nâng cao hiệu năng của bộ vi xử lý đa lõi, đa luồng”. Tạp chí Khoa học & Công nghệ, Đại học Đà Nẵng, Số 11(60), Quyển II, (2012), pp.78-83.
Hình 4.1 là mô hình đề xuất của CMP đa luồngđược nhóm thành n cụm, mỗi
cụm gồm m lõi, và L3 cache chia sẻ riêng cho mỗi cụm.
Hình 4.1: Kiến trúc CMP đa luồng gồm n cụm lõi, và L3 cache riêng cho mỗi cụm.
Trong đó, L1 cache và L2 cache riêng tương ứng cho từng lõi. T là luồng, ở đây là mỗi lõi xử lý k-luồng.