6. Cấu trúc của luận án
3.3.2.2.Đánh giá hiệu năng các chip đa xử lý, đa luồng
Trong kiến trúc CMP đa luồng, đa cấp cachevớicấp cache cuối cùng là cache chia sẻ thông minh, nhưng cũng là nút tập trung lưu lượng của hệ thống nên gây ra nghẽn nút cổ chai. Do đó, ở các kết quả trên cho thấy rằng: đối với CMP đa luồng
có 3 cấp cache, tại nút Interconnect+L3 cache và MemoryBus+Mem có thời gian chờ đợi, thời gian đáp ứng, và mức độ sử dụng giảm đi nhiều so với tại nút
Interconnect+L2 cache của CMP đa luồng chỉ có 2 cấp cache với L2 cache chia sẻ.
Đồng thời thông lượng của CMP đa luồng có 3 cấp cache cũng lớn hơn so với thông
lượng của CMP đa luồng có 2 cấp cache.
Mặt khác, để đánh giá hiệu năng của CMP đa luồng có 3 cấp cache so với
CMP đa luồng có 2 cấp cache. Theo các số liệu đã cho ở mục 3.3.1,xác định được
thời gian trung bình truy nhập bộ nhớ (AMAT) của từng kiến trúc:
Đối với chip đa lõi có 3 cấp cache (L1, L2, L3)
Thời gian trung bình truy nhập bộ nhớ được tính theo công thức (2.9a)
L1L2L3
AMAT = L1 hit time + L1 miss rate(L2 hit time
+ L2 miss rate(L3 hit time + L3 miss rate(L3 miss penalty)) = 1ns + (0, 3)(2, 5 + (0, 2)(5ns + (0, 2)(40ns)))
= 2, 53ns
Đối với chip đa lõi có 2 cấp cache (L1, L2)
Thời gian trung bình truy nhập bộ nhớ được tính theo công thức (2.5a)
L1L2
AMAT = L1 hit time + L1 miss rate(L2 hit time + L2 miss rate(L2 miss penalty))
= 1ns + (0,3)(2,5ns + (0,2)(40ns))
= 4,5ns
Như vậy, với CMP đa luồng có 3 cấp cache thì thời gian trung bình truy nhập bộ nhớ giảm đi: 4,15 – 2,53 = 1,62ns so với CMP đa luồng có 2 cấp cache.
Ngoài ra, tác giả cũng sử dụng mô hình mạng Petri ngẫu nhiên suy rộng
(GSPN) để thực hiện đánh giá hiệu năng của tổ chức cache đa cấp trong CMP đa luồng có 4-lõi. Kết qủa cho thấy rằng với CMP đa luồng chỉ có 2 cấp cache với L2
Memory lớn hơn nhiều so với tại các ví trí L3 cache và Memory của CMP đa luồng có 3 cấp cache với L3 cache chia sẻ cho các lõi. Đồng thời thông lượng tại các chuyển tiếp của L2 cache và Memory của bộ xử lý 2 cấp cache cũng lớn hơn so với thông lượng tại các chuyển tiếp L3 cache và Memory của bộ xử lý 3 cấp cache.
Điều này chứng tỏ rằng với CMP đa luồng có 3 cấp cache làm giảm đáng kể độ trễ và thời gian truy cập bộ nhớ, do đó giảm nghẽn nút cổ chai tại các cấp cache chia sẻ và tăng hiệu năng của bộ xử lý. Kết quả này đã được công bố trong công trình: “Using Generalized stochastic Petri net for performance evaluation of cache organization in multicore processor chips”. Journal of Science and Technology, Technical Universities in Vietnamese, No 98, (2014), pp.15-22.
Như vậy, kiến trúc CMP đa luồng có 3 cấp cache với L3 cache chia sẻcho tất cả các lõi, các lõi xử lý đa luồng cho kết quả khả quan, giảm được thời gian trung bình truy nhập bộ nhớ, giảm nghẽn nút cổ chai tại cấp cache chia sẻ. Do đó, nâng cao hiệu năng của bộ xử lý.