Ghép chuỗi ảo (VC-n-Xv) là một giải pháp cho phép tăng băng thơng trên một đơn vị VC-n. Ở nút nguồn MSSP VCAT tạo ra một tải trọng tương đương với X lần đơn vị VC-n. Mỗi container được sắp xếp riêng vào X VC-n để tạo thành VC- n-Xv. Việc thiết lập X container được hiểu là một nhĩm container ảo (VCG) và mỗi VC là một phần tử của VCG. Tất cả các phần tử VC được gởi một cách độc lập đến nút đích MSSP. Ở đích đến, tất cả VC-n được sắp xếp theo chỉ số được cấp bởi byte H4 hoặc byte V5, sau cùng là phân phối đến client.
Bảng 2.2 Dung lượng của ghép chuỗi ảo SDH VC-n-Xv.
SDH Dung lượng riêng X Dung lượng ảo
VC-11 1.600 Kbit/s 1 ÷ 64 1.600 ÷ 102.400 Kbit/s VC-12 2.176 Kbit/s 1 ÷ 64 2.176 ÷ 139.264 Kbit/s VC-2 6.784 Kbit/s 1 ÷ 64 6.784 ÷ 434.176 Kbit/s VC-3 48.384 Kbit/s 1 ÷ 256 48.384 ÷ 12.386 Kbit/s VC-4 149.760 Kbit/s 1 ÷ 256 149.760 ÷ 38.338.560 Kbit/s Mỗi VC-n của VC-n-Xv được truyền tải riêng biệt qua mạng. Do đường đi của các VC-n khác nhau dẫn đến trễ đường truyền khác nhau giữa các VC-n và do đĩ thứ tự của các VC-n sẽ thay đổi. Tại trạm đích, các VC-n phải được bù trễ, sắp xếp và tập hợp để khơi phục lại khối tải trọng ban đầu. Quá trình xử lý tại trạm đích phải bù được khoảng trễ tối thiểu là 125 μs.
Hình 2.9 Ghép chuỗi ảo VC-4-7v
Vì những container riêng biệt được truyền theo những đường khác nhau trên mạng nên nếu một kết nối hoặc một nút bị hỏng thì chỉ một phần kết nối bị ảnh hưởng. Đây cũng là phương pháp cung cấp một dịch vụ cĩ khả năng phục hồi.
Phân phối tải trọng chính là phân phối tải trọng của container liền kề VC-n- Xc. Một số thứ tự duy nhất SQ (Sequence Number) được gán vào mỗi VC-n thành viên của VCG bởi NMS (Network Management System). SQ xác định thứ tự mà các VC-n được phân phối, giá trị được gán cho SQ trong một VCG kích thước X sẽ từ 0 tới (X-1).
Hình 2.10 Phân phối của VC-4-4c
Các VC-n trong VCG sẽ được phân phối vào các đường truyền khác nhau dẫn đến độ trễ đường truyền khác nhau giữa các VC-n. Do đĩ, thứ tự của các VC-n khi đến đích sẽ thay đổi. Tại trạm đích, các VC-n này phải được bù trễ trước khi khơi phục lại VC-n-Xv. Để phát hiện được độ trễ, chỉ thị đa khung MFI (Multi- Frame Indicator) được định nghĩa. Tại phía phát, MFI của tất cả thành viên thuộc một VCG đều bằng nhau và tăng sau mỗi khung. Tại phía thu, MFI được sử dụng để tập hợp lại tải trọng cho tất cả các thành viên trong nhĩm. Độ trễ cĩ thể được xác định bằng cách so sánh các giá trị MFI tại phía thu. Quá trình xử lý tại trạm đích phải bù được khoảng trễ tối thiểu 125 μs. MFI được xem là một bộ đếm và bắt đầu lại bằng ‘0’ nếu nĩ bị tràn.
Tại trạm đích, các VC-n phải được bù trễ, sắp xếp và tập hợp lại để khơi phục khối VC-n-Xc như trước khi phân phối tải trọng.
Hình 2.11 Minh họa việc khơi phục lại VC-4-4v
(a) Các thành viên của VCG khi đến phía đích cĩ độ trễ khác nhau. (b) Các thành viên sau khi qua các bộ đệm bù trễ sử dụng thơng tin MFI. (c) C-n-4c sau khi xếp thứ tự, sử dụng thơng tin SQ.
Hình 2.12 Quá trình phân phối và phục hồi VC-3-4v
• VCAT của VC-3/4
Một khối VC-n-Xv (n = 3,4) cung cấp một vùng tải trọng cĩ dung lượng bằng X lần C-n. Các container được sắp xếp riêng vào X VC-n để tạo thành VC- 3/4-Xv. Mỗi VC-n cĩ mào đầu tuyến riêng. Byte H4 của VC-3/4 được sử dụng để
125µs
125µs
125µs
chỉ thị thứ tự (SQ) và chỉ thị đa khung (MFI) cho các VC-n. Cấu trúc khung VC- 3/4-Xv được minh họa bằng hình sau:
Hình 2.13 Cấu trúc khung VC-3/4-Xv Bảng 2.3 Dung lượng tải trọng của các VC-3/4-Xv
VC-n-Xv (X = 1…256)
VC-n Dung lượng tải trọng VC-4-Xv VC-3-Xv VC-4 VC-3 X*149.760 Kbit/s X*48.384 Kbit/s Chỉ thị thứ tự và đa khung VC-3/4-Xv
Để phục vụ cho việc bù trễ ở trạm đích, trạm nguồn sắp xếp các VC-n lại thành đa khung. Byte H4 được sử dụng để chỉ thị thứ tự (SQ) và chỉ thị đa khung (MFI) cho các VC-n. Một đa khung tổng 512 ms được sử dụng để bù trễ trong khoảng từ 125 μs đến 256 μs. Đa khung tổng gồm 256 đa khung và mỗi đa khung gồm 16 khung.
Hình 2.14 Cấu trúc đa khung tổng VC-3/4-Xv
Chỉ thị đa khung được chia làm hai phần :
Phần thứ nhất sử dụng 4 bit (bit 5 đến bit 8) của byte H4 để chỉ thị đa khung (MFI-1). MFI-1 tăng một đơn vị sau mỗi khung và cĩ giá trị từ 0 đến 15.
Phần thứ hai là chỉ thị đa khung 8-bit (MFI-2) sử dụng các bit từ 1 đến 4 của byte H4 thuộc khung 0 (bit 1-4 của MFI-2 ) và thuộc khung 1 (bit 5-8 của MFI-2). MFI-2 tăng một đơn vị sau mỗi 16 khung (1 đa khung) và cĩ giá trị trong khoảng từ 0 đến 255. Kết quả là đa khung tổng cĩ 4096 khung, dài 512 ms như hình 2.14.
Việc nhận dạng mỗi VC-3/4 trong VC-3/4-Xv được thực hiện nhờ các bit chỉ thị thứ tự (SQ) như minh họa trong hình 2.14. Mỗi VC-3/4 của một VC-3/4-Xv cĩ một số thứ tự cố định duy nhất nằm trong khoảng từ 0 đến X-1. VC-3/4 truyền tải trong khe thời gian thứ nhất của VC-3/4-Xc cĩ số thứ tự 0, VC-3/4 truyền tải trong khe thời gian thứ hai của VC-3/4-Xc cĩ số thứ tự 1… VC-3/4 truyền tải trong khe thời gian thứ X của VC-3/4-Xc cĩ số thứ tự (X-1).
500µs
500µs
500µs
Bảng 2.4 Chỉ thị thứ tự và đa khung trong byte H4
Số thứ tự 8-bit (cho giá trị của X trong khoảng từ 0 đến 256) được truyền tải trong các bit 1 đến 4 của các byte H4, sử dụng khung 14 (bit 1-4 của SQ) và khung 15 (bit 5-8 của SQ) như bảng 2.4.
• VCAT của VC-1/2
Tương tự VC-3/4-Xv, một khối VC-n-Xv (n = 1,2) cung cấp một vùng tải trọng cĩ dung lượng bằng X lần C-n. Các contaier được sắp xếp riêng vào X VC-n để tạo thành VC-1/2-Xv, mỗi VC-n cĩ mào đầu tuyến riêng. Byte K4 được sử dụng để chỉ thị thứ tự (SQ) và chỉ thị đa khung (MFI) cho các VC-n. Cấu trúc VC-1/2-Xv được mơ tả trong hình sau :
Vì khơng thể sắp xếp nhiều hơn 63 VC-11 hoặc VC-12 vào một VC-4 do đĩ trường SQ bị giới hạn giá trị từ 0 đến 62 nên chỉ cần 6 bit .
Bảng 2.5 Dung lượng tải trọng của VC-1/2-Xv Chỉ thị thứ tự và đa khung VC-1/2-Xv
Bit thứ 2 của byte K4 của VC-1/2 POH được sử dụng để mang thơng tin về thứ tự VC-1/2 và thứ tự khung. Một chuỗi gồm 32 bit nối tiếp (hình thành từ 32 đa khung, mỗi đa khung cĩ 4 khung) được sắp xếp như hình 2.16. Chuỗi bit này được lặp lại sau mỗi 16 ms (32 bit x 500 μs/bit) hay sau mỗi 128 khung.
Hình 2.16 Chỉ thị thứ tự và đa khung trong chuỗi 32 bit (bit thứ 2 của byte K4)
Cấu trúc của đa khung gồm các trường sau: Từ bit thứ 1 đến thứ 5 là trường đếm khung, bit thứ 6 ÷ 11 là các bit chỉ thị thứ tự, 21 bit cịn lại được dùng để dự trữ cho tương lai và được thiết lập tồn bộ là bit "0". Năm bit đếm khung cho phép xác định độ lệch trễ lên tới 512 ms, bằng 32 lần độ dài của đa khung (32 x 16 ms = 512 ms).
MFI là một bộ đếm khung, tăng lên một sau mỗi khung. Các bit chỉ thị thứ tự (SQ) giúp nhận dạng thứ tự của mỗi VC-1/2 trong VC-1/2-Xc. Mỗi VC-1/2 của một VC-1/2-Xv cĩ một số thứ tự cố định duy nhất nằm trong khoảng từ 0 đến (X-1). VC-1/2 truyền tải khe thời gian thứ nhất của VC-1/2-Xc cĩ số thứ tự 0, VC-1/2 truyền tải khe thời gian thứ hai của VC-1/2-Xc cĩ số thứ tự 1… VC-1/2 truyền tải khe thời gian thứ X của VC-1/2-Xc cĩ số thứ tự (X-1).(Hình 2.17).
Hình 2.17 Cấu trúc đa khung tổng VC-1/2-Xv
