Chơng này mô tả bộ xử lý trung tâm ‘C24x và các hoạt động của nó. Do có thiết kế cấu trúc song song của nó nên CPU ‘C24x có thể thực hiện các phép toán số học tốc độ cao trong một chu kỳ lệnh.
Bộ xử lý trung tâm (CPU) của TMS 320x240 bao gồm bộ dịch chuyển định tỷ lệ 6 bit, bộ số nhân song song 16 x 16 bit, đơn vị lôgic số học trung tâm 32 bit (CALU), bộ tích luỹ 32 bit và các bộ dịch chuyển bổ sung tại các đầu ra của cả bộ tích luỹ và bộ số nhân. Phần này mô tả các bộ phận của CPU và các chức năng của nó. Sơ đồ khối chức năng chỉ ra các thành phần của CPU. Hình 2-12
Bảng 2-4. Giải thích sơ đồ chức năng khối phần cứng bên trong của ‘F240
Ký hiệu Tên Mô tả
ACC Bộ tích trữ Thanh 32 bit lu giữ các kết quả và cung cấp đầu vào cho các hoạt động CALU tiếp theo. Nó bao gồm cả khả năng dich chuyển và xoay
ARAU đơn vị số học
thanh ghi phụ Một đơn vị số học 16 bit không đánh dấu đợc sử dụng để tính toán các địa chỉ gián tiếp sử dụng các thanh ghi phụ làm các đầu vào và đầu ra.
REGS phụ 0-7 vào bất cứ vị trí nào trong dải địa chỉ không gian dữ liệu. Chúng đợc thao tác nhờ vào ARAU và đợc lựa chọn bởi con trỏ thanh ghi phụ (ARP). AR0 cũng có thể đợc sử dụng nh giá trị chỉ số để cập nhật nhiều hơn AR và sử dụng giá trị AR0 so sánh với AR. BR Tín hiệu yêu
cầu Bus BR đợc xác nhận trong khi truy cập không gian bộ nhớ dữ liệu tổng thể ngoài. READY đợc xác nhận vào thiết bị khi bộ nhớ dữ liệu tổng thể cho phép giao dịch bus. BR có thể đợc sử dụng để mở rộng không gian địa chỉ bộ nhở dữ liệu lên 32K từ.
C Dẫn Thanh ghi dẫn đầu ra từ CALU. Đối với phép toán số học mở rộng C đợc phản hồi vào CALU. Bit C nằm trên thanh trạng thái 1 (ST1), và có thể đợc kiểm tra trong các lệnh có điều kiện. C cũng đợc dùng trong các dịch chuyển và xoay bộ tích luỹ.
CALU Bộ logic số
học trung tâm Bộ logic số học chính có dung lợng 32bit cho lõi TMS320C2xx. CALU thực hiện các phép toán 32 bit trong một chu trình máy đơn. CALU hoạt động trên dữ liệu đi đến từ ISCALE hoặc PSCALE với các dữ liệu từ ACC rồi cung cấp kết quả trạng thái cho PCTRL.
DARAM Bộ nhớ RAM
truy cập kép Nếu nh bit điều khiển cấu hình (CNF) bộ nhớ RAM on-chip đợc thiết lập là 0 thì khối B0 bộ nhớ RAM truy cập kép (DARAM) dữ liệu thiết lập lại cấu hình đợc vẽ bản đồ vào trong không gian dữ liệu, ngoài ra B0 đợc vẽ bản đồ vào trong không gian chơng trình. Khối B1 và B2 chỉ đợc vẽ bản đồ vào trong không gian bộ nhớ dữ liệu tại các địa chỉ tơng ứng 0300- 03FF và 0060-007F. Các khối 0 và 1 chứa 256 từ trong khi khối 2 chứa 32 từ.
DP Con trỏ trang bộ nhớ dữ liệu
Thanh ghi DP 9 bit đợc kết nối với 7 LSBs của 1 từ lệnh để hình thành nên một địa chỉ bộ nhớ trực tiếp 16 bit. DP có thể đợc sửa đổi bằng các lệnh LST và LDP.
GREG Thanh cấp phát bộ nhớ tổng thể
GREG quy định kích thớc của không gian bộ nhớ dữ liệu tổng thể.
IMR Thanh ghi
mặt nạ ngắt IMR mặt nạ riêng hoặc cho phép 7 ngắt
IFR Thanh cờ ngắt IFR 7 bit chỉ ra rằng TMS320C2xx muốn cài ngắt trong 7 ngắt có thể che chắn.
INT# Các bẫy ngắt Tổng số có 32 ngắt bằng phần cứng hoặc phần mềm đã có sẵn.
ISCALE Bộ dich
tỷ lệ dữ liệu
đầu vào ở phía trái, tỷ lệ với đầu ra 32 bit trong chu kỳ nhận vì thế không có bổ sung chu kỳ đợc yêu cầu cho các phép toán định tỷ lệ đầu vào.
MPY Bộ nhân Bộ số nhân 16x16 bit thành kết quả 32 bit. MPY thực hiện phép nhân trong một chu kỳ đơn. MPY thao tác phép nhân số học phần bù 2s có dấu hay không có dấu.
MSTACK Ngăn xếp vi
mô MSTACK cung cấp lu trữ tạm thời cho địa chỉ của lệnh tiếp theo sẽ đợc nhận khi lôgic tạo địa chỉ chơng trình đợc sử dụng để tạo ra các địa chỉ kế tiếp nhau trong không gian dữ liệu.
MUX Bộ ghép bội Ghép các thanh vào trong đầu vào chung NPAR Thanh ghi địa
chỉ chơng trình kế tiếp
NPAR giữ địa chỉ chơng trình sẽ đợc truyền ra trên PAB ở chu kỳ kế tiếp.
OSCALE Bộ dịch chuyển định tỷ lệ dữ liệu đầu ra
Bộ dịch chuyển trái barel 16 đến 32 bit. OSCALE dich chuyển đầu ra của bộ tích luỹ 32 bit từ 0 đến 7 bít phía bên trái để quản lý lợng tử hoá và các đầu ra hoặc là 16 bit cao hoặc là 1/2 của dịch chuyển dữ liệu 32 bit thấp vào trong bus dữ liệu - ghi dữ liệu (DWEB).
PAR Thanh địa chỉ
chơng trình PAR giữ địa chỉ hiện thời đang đợc truyền trên PAB trong các chu kỳ mà nó cần thực hiện để hoàn thành tất các các thao tác bộ nhớ đợc lập kế hoạch cho chu kỳ Bus hiện thời.
PC Bộ đếm ch-
ơng trình PC làm gia tăng giá trị từ NPAR để cung cấp các địa chỉ tuần tự cho nhận lệnh và các thao tác truyền dữ liệu liên tiếp
PCTRL Bộ điều khiển
chơng trình PCTRL giải mã lệnh, quản lý đờng ống, cất giữ trạng thái, và giải mã các thao tác có điều kiện. PREG Thanh kết quả Thanh ghi 32 bit giữ các kết quả của phép nhân
16x16 PSCALE Bộ Dịch
chuyển định tỷ lệ kết quả
Dịch trái 0-,1 hoặc 4-bit hoặc dịch phải 6 bit của kết quả bộ nhân. Sự lựa chọn dịch trái đợc sử dụng để quản lý các bit dấu bổ sung là kết quả từ phép nhân phần bù 2s. Sự lựa chọn dịch phải đợc sử dụng để giảm tỷ lệ con số quản lý tràn bộ nhớ của bộ tích luỹ kết quả trong CALU. PSCALE chứa đờng dẫn từ bộ dịch chuyển kết quả 32-bit và từ CALU hoặc bus dữ liệu-ghi dữ liệu (DWEB) và nó không yêu cầu phần bổ sung chu kỳ.
STACK Ngăn xếp STACK là một khối bộ nhớ đợc sử dụng để cất giữ các địa chỉ trở về cho các thủ tục con và các thủ tục dịch vụ ngắt, hoặc để cất giữ dữ liệu. Ngăn xếp ‘C20x có chiều rộng 16 bit và độ sâu 8 mức.
TREG Thanh tạm
thời Thanh 16 bit này giữ một trong các toán hạng cho các phép toán nhân. TREG giữ đếm dịch chuyển động cho các lệnh LACT, A DDT và SUBT. TREG giữ vị trí bit động cho lệnh BITT.
Hình 2-12 Sơ đồ khối chức năng CPU của DSP TMS320x240
Ba phần cơ bản của CPU đợc thể hiện (xem Hình 2-13) cùng với mô tả về đơn vị số học thanh ghi phụ là đơn vị thực hiện các phép toán số học một cách độc lập của bộ phận lôgic số học trung tâm. Chơng này kết thúc bằng việc mô tả các
thanh ghi trạng thái ST0 và ST1. Các thanh ghi này chứa các bit để quy định các chế độ xử lý, định địa chỉ các giá trị con trỏ, và chỉ ra các điều kiện xử lý khác nhau và các kết quả lôgic số học.
Hình 2-13. Sơ đồ khối định tỷ lệ đầu vào, lôgic số học trung tâm, và các bộ phận nhân của CPU.