IV. BÁO CÁO THÍ NGHIỆM
CHẾ ĐỘ TĨNH CỦA FLIP-FLOP JK MỤC ĐÍCH
MỤC ĐÍCH
Khi hoàn thành bài thực hành này, bạn sẽ có thể sử dụng các mức logic cao và thấp để điều khiển trạng thái ra của flip-flop JK. Bạn sẽ kiểm tra kết quả của mình bằng cách quan sát các mức điện áp vào/ ra.
THẢO LUẬN
Trạng thái ra của flip-flop JK dựa vào mức logic của đầu ra Q. Nếu Q cao, linh kiện được lập (set), nếu Q thấp, linh kiện được xóa (reset).
Khi một flip-flop được set hay preset thì Q ở trạng thái cao ( Q thấp). Khi một flip-flop được reset hoặc clear thì Q ở trạng thái thấp ( Q cao) Bảng 4-3 là bảng trạng thái của flip-flop LS76
Bảng 4-3. Bảng trạng thái của LS76
CÁC ĐẦU VÀO CÁC ĐẦU RA
Preset (PR) Clear (CLR) Clock (CLK) J K Q Q Chế độ hoạt động L H L H H H H H H L L H H H H H X X X ↓ ↓ ↓ ↓ H X X X L H L H X X X X L L H H X H L H Q0 H L Lật Q0 L H H 0 Q L H Lật 0 Q Hợp lệ Hợp lệ Không hợp lệ Đầu ra không đổi
Hợp lệ Hợp lệ Hợp lệ (bộ chia) Đầu ra không đổi X: Không ảnh hưởng đến đầu ra.
↓: Cần sườn âm (cao xuống thấp) của xung clock.
Q0 và Q : Mức thiết lập được duy trì từ sườn âm cuối cùng (trạng thái trước đó). 0
Theo bảng trạng thái, PR và CLR là các đầu vào ưu tiên. Một trong hai đầu này mà có mức thấp sẽ được ưu tiên hơn tất cả các đầu vào khác.
Nếu cả 2 đầu vào CLR và PR ở mức thấp là không hợp lệ (cả 2 đầu ra đều cao). Điều kiện bền vững là cả 2 đầu vào PR và CLR đều giữ mức cao.
Các đầu vào J, K và CLK điều khiển trạng thái ra khi đầu vào PR và CLR đạt đến VCC hoặc ở mức logic cao.
Bảng 4-3 cho thấy ra đầu ra Q giống mức logic ở đầu vào J sau khi có sườn âm của xung CLK đầu vào.
Nếu cả 2 đầu vào J và K thấp hoặc nếu đầu vào CLK giữ ở mức cao, thì đầu ra giữ nguyên trạng thái trước đó.
Nếu J và K cao, thì đầu ra lật trạng thái tại mỗi sườn âm của clock.
Các đầu ra LS76 không thay đổi trạng thái nếu đầu vào J và K không thay đổi (với PR và CLR ở mức cao).
CÁC BƯỚC THỰC HÀNH
1. Bật công tắc nguồn của chân đế. Xác định khối mạch flip-flop JK và nối mạch như hình 4-21. Không kích hoạt PRESET hoặc CLEAR. Gạt cả hai công tắc ở vị trí UP. Đặt cầu nối ở vị trí S của khối mạch set/ reset flip-flop.
Hình 4-21.
2. Dùng đồng hồ đo vạn năng, xác định trạng thái logic ở Q và Q . Các mức đầu ra có phải là đảo của nhau không?
3. Kích hoạt PRESET bằng cầu nối hai chân. Quan sát các đầu ra của flip-flop. Linh kiện có được set hoặc reset không? Bạn giải thích thế nào?
4. Tạo một xung CLK từ khối mạch flip-flop set/reset. Đầu ra của flip-flop JK có thay đổi không? Giải thích?
5. Hở mạch PRESET. Tạo một xung CLK. Trạng thái đầu ra của flip-flop LS76 có thay đổi không? 6. Đầu vào PRESET có quyền ưu tiên hơn để điều khiển trực tiếp trạng thái ra của flip-flop không? 7. Sử dụng đầu vào PRESET như thế nào để vô hiệu hoá các đầu vào J, K và CLK?
8. Làm lại từ bước 3 đến bước 5, nhưng thao tác với đầu vào CLEAR chứ không phải đầu vào PRESET. Kết quả trả lời có xác nhận như ở bước 5 đến bước 7 không?
9. Chú ý các trạng thái ra của flip-flop LS76, sự khác nhau giữa tác động của chức năng PRESET và CLEAR là thế nào?
10. Kích hoạt cả 2 đầu vào ưu tiên của flip-flop JK. Trạng thái ra Q và Q như thế nào?
13. Kích hoạt tạm thời (lắp rồi tháo cầu nối) đầu vào ưu tiên PR để lập flip-flop JK. Các đèn LED chỉ thị trạng thái lập của flip-flop như thế nào?.
14. Di chuyển cầu nối hai chân trong khối mạch SET/RESET FLIP-FLOP từ vị trí S sang vị trí R,
nhưng không nối ngược lại. Đầu ra của flip-flop JK có thay đổi không? Giải thích?
15. Cắm lại cầu nối hai chân về vị trí S trong khối mạch SET/ RESET flip-flop. Đầu ra của flip-flop JK có thay đổi không? Tại sao?
16. Tạo ra một vài chu kỳ clock. Theo các đèn LED trên khối mạch LED flip-flop JK. bạn mô tả hoạt động của mạch như thế nào?
Chú ý: So sánh với bảng trạng thái (bảng 4-3)
17. Xóa flip-flop JK. Dùng 2 công tắc A và B, phần tạo xung clock của khối mạch SET/RESET, và các đèn LED trên khối mạch JK để hoàn thành bảng 4-4.
Bảng 4-4
ĐẦU VÀO ĐẦU RA
J K CLK Q Q
Thay đổi hay không thay đổi so với bước trước đó
CLEAR X X X 0 1 (1) 1 0 ↓ (2) 1 0 ↓ (3) 0 1 ↓ (4) 0 1 ↓ (5) 1 1 ↓ (6) 1 1 ↓
18. Bước hoạt động nào của mạch (từ bước (1) đến bước (6)) làm đầu ra thay đổi? 19. Tại sao ở bước (2) không làm đầu ra thay đổi?
20. Tại sao ở bước (4) không làm đầu ra thay đổi?
21. Tại sao ở bước (6) làm đầu ra thay đổi, thậm chí khi các đầu vào J và K không thay đổi giữa các bước (5) và (6)?
22. Theo quan sát của mình, các đầu vào nào của flip-flop LS76 xem như các đầu vào điều khiển?
23. Theo quan sát của mình, các đầu vào nào của flip-flop LS76 xem như các đầu vào dữ liệu?
KẾT LUẬN
1. PR là đầu vào ưu tiên được sử dụng để set Q lên cao.
2. CLR là đầu vào ưu tiên được sử dụng để reset Q xuống thấp.
3. Cần có sườn âm của clock để thiết lập trạng thái đầu ra của flip-flop. 4. Đầu ra Q theo sau trạng thái vào J.
5. Q và Q là đảo của nhau.
CÂU HỎI ÔN TẬP
1. Các đầu vào PR và CLR của flip-flop JK là a. các đầu vào VCC và đất.
b. các đầu vào dữ liệu.
c. các chân điều khiển đầu ra ưu tiên. d. các đầu vào sườn dương và âm của clock. 2. Một flip-flop JK trong chế độ hoạt động lật
a. đảo trạng thái đầu ra tại mỗi sườn clock hợp lệ. b. đặt cả Q và Q lên cao.
c. đặt cả lại Q và Q xuống thấp.
d. khoá tác động của các đầu vào ưu tiên. 3. Đầu ra Q của flip-flop được xác định theo
a. đầu vào PR. b. đầu vào CLR. c. đầu vào J. d. đầu vào K.
4. Trong hình 4-22, chân DATA ở mức cao. Sau sườn âm của clock
a. Các đầu vào ưu tiên bịi đưa xuống thấp. b. Q thấp và Q cao.
c. Q và Q cao. d. Q cao và Q thấp.
5. Trong hình 4-22, DATA ở mức thấp. Sau sườn âm của clock a. các đầu vào ưu tiên bị đưa xuống thấp.
b.Q thấp và Q cao. c. Q và Q cao. d.Q cao và Q thấp.