C thường được quy định như điện dung của lớp ơ xít trín một đơn vị độ rộng kính dẫn âc giâ trị điện dung không tuyến tính của tiếp giâp pn
a)JFET khi chỉ có điện âp phđn cực cổng.
Hình 3.20a, mơ tả trạng thâi của JFET với điện âp bằng 0V trín cực mâng vă nguồn vGS = 0V. Lúc năy độ rộng của kính lă W.
Trong suốt chế độ lăm việc thông thường, một điện âp phđn cực ngược cần phải được duy trì qua câc tiếp giâp pn để đảm bảo sự câch ly giữa cổng vă kính. u cầu để có phđn cực ngược sẽ
lă: vGS ≤ 0V.
Hình 3.20b, lă trạng thâi của JFET khi vGS đê được giảm xuống đến một giâ trị đm, lăm cho độ rộng vùng nghỉo tăng lín, tức lă lăm tăng điện trở của vùng kính dẫn. Độ rộng của kính dẫn bđy giờ đê giảm xuống, với W’ < W. Do tiếp giâp cổng-kính được phđn cực ngược, dịng cổng sẽ bằng dòng bêo hòa ngược của tiếp giâp pn, thường lă một giâ trị rất nhỏ nín ở đđy ta có thể xem
iG ≈ 0.
Đối với câc giâ trị của vGS đm hơn, thì độ rộng kính dẫn sẽ tiếp tục giảm xuống, lăm cho điện trở của vùng kính tiếp tục tăng lín. Cuối cùng, sẽ đạt đến trạng thâi của JFET như ở hình 3.20c, tức lă điện âp cổng-kính đạt đến giâ trị điện âp thắt [pinch-off voltage] vGS = VP. Điện âp thắt VP lă giâ trị (đm) của điện âp cổng-nguồn tương ứng tại thời điểm vùng kính dẫn biến mất hoăn toăn. Kính dẫn sẽ trở nín thắt lại khi hai vùng nghỉo của hai tiếp giâp pn kết hợp với nhau tại trung tđm của kính dẫn. Lúc năy, điện trở của vùng kính sẽ trở nín vơ cùng lớn. Nếu tăng vGS đm hơn nữa, về thực chất không ảnh hưởng đến bản chất bín trong của JFET ở hình 3.20c, nhưng vGS
phải không được vượt quâ điện âp đânh thủng Ζener của tiếp giâp cổng-kính.