C thường được quy định như điện dung của lớp ơ xít trín một đơn vị độ rộng kính dẫn âc giâ trị điện dung không tuyến tính của tiếp giâp pn
b) Trạng thâi kính dẫn của JFET khi có điện âp cung cấp ở cực mâng-nguồn.
Khi tăng giâ trị của điện âp mâng-nguồn vă cố định giâ trị của vGS, ta thấy rằng: đối với một giâ trị nhỏ của điện âp mâng-nguồn, như cho ở hình 3.21a, thì sẽ có một kính điện trở kết nối giữa mâng vă nguồn, JFET lăm việc ở vùng tuyến tính vă dịng mâng sẽ phụ thuộc văo điện âp mâng-nguồn vDS. Với giả thiết iG ≈ 0, dòng văo tại cực mâng vă ra ở cực nguồn như ở MOSFET. Tuy nhiín, hêy lưu ý rằng điện âp phđn cực ngược qua câc tiếp giâp cổng-kính tại đầu kính dẫn phía cực mâng sẽ lớn hơn so với điện âp đầu kính dẫn phía cực nguồn, vă như vậy vùng nghỉo sẽ rộng hơn tại đầu kính dẫn phía cực mâng của JFET so với đầu kính dẫn phía cực nguồn.
Đối với câc giâ trị của vDS lớn hơn, thì vùng nghỉo tại phía cực mâng sẽ trở nín rộng hơn vă tiếp tục mở rộng cho đến khi kính dẫn thắt lại gần cực mâng như ở hình 3.21b. Việc thắt kính xảy ra trước hết tại:
vGS - vDSP = VP hay: vDSP = vGS - vP (3.38)
Trong đó, vDSP lă giâ trị của điện âp mâng cần có để kính dẫn vừa được thắt. Khi kính dẫn của JFET thắt lại, thì dịng mâng sẽ bêo hòa, vẫn giống như đối với MOSFET. Câc điện tử được gia tốc qua kính dẫn, được phóng thích văo vùng nghỉo, vă được cuốn văo vùng mâng bởi điện trường.
Hình 3.21c, lă trạng thâi của JFET đối với câc giâ trị lớn hơn nữa của vDS. Điểm thắt sẽ di chuyển tiến về phía cực nguồn, thu ngắn chiều dăi của vùng kính điện trở. Như vậy, JFET chịu sự điều biến độ dăi kính tương tự như ở MOSFET.
Hình 3.20b, lă trạng thâi của JFET khi vGS đê được giảm xuống đến một giâ trị đm, lăm tăng độ rộng vùng nghỉo, tức lă lăm tăng điện trở của vùng kính dẫn vì độ rộng của kính dẫn lúc năy đê giảm xuống, với W’ < W. Do tiếp giâp cổng-kính được phđn cực ngược, dòng cổng sẽ bằng dòng bêo hòa ngược của tiếp giâp pn, thường lă một giâ trị rất nhỏ nín ở đđy ta có thể xem iG ≈ 0. Đối với câc giâ trị của vGS đm hơn, thì độ rộng kính dẫn sẽ tiếp tục giảm xuống, lăm cho điện trở của vùng kính tiếp tục tăng lín. Cuối cùng, sẽ đạt đến trạng thâi của JFET như ở hình 3.20c, tức lă điện âp cổng-kính đạt đến giâ trị điện âp thắt [pinch-off voltage] vGS = VP. Điện âp thắt VP lă giâ trị (đm) của điện âp cổng-nguồn tương ứng tại thời điểm vùng kính dẫn biến mất hoăn toăn. Kính dẫn sẽ trở nín thắt lại khi hai vùng nghỉo của hai tiếp giâp pn kết hợp với nhau tại trung tđm của kính dẫn. Lúc năy, điện trở của vùng kính sẽ trở nín vơ cùng lớn. Nếu tăng vGS đm hơn nữa, về thực chất khơng ảnh hưởng đến bản chất bín trong của JFET ở hình 3.20c, nhưng vGS