nguyờn khi thực hiện hệ thống thuật toỏn trờn FPGA.
Từ cỏc bảng kết quả tổng hợp khi thực hiện cỏc thuật toỏn trờn hai dũng chip FPGA, thực hiện tổng hợp lại ta được hai bảng so sỏnh sau:
Bảng 5.24: Bảng kết quả tổng hợp cho cỏc khối thuật toỏn thực hiện trờn dũng chip V5 (xc5vlx50t-3ff1136) Tờn khối Tần số cực đại Số lượng (Tỷ lệ) cỏc thanh ghi chiếm dụng Số lượng (Tỷ lệ) LUT chiếm dụng Số lượng (Tỷ lệ) IOB chiếm dụng Số lượng (Tỷ lệ) DSP48E chiếm dụng color_conv_cw 644.330MHz 97 (0%) 109 (0%) 49 (10%) 0 (0%) color_resampler444to420 586.441MHz 100 (0%) 90 (0%) 42 (8%) 0 (0%) dct8x8 192.600MHz 265 (0%) 373 (1%) 17 (3%) 4 (8%)
Quant 410.689MHz 7 (0%) 54 (0%) 30 (6%) 1 (2%) zigzag_scan 366.757MHz 796 (2%) 346 (1%) 30 (6%) 0 (0%) rle_en 388.629MHz 81 (0%) 76 (0%) 49 (10%) 0 (0%) huffman_en 115.152MHz 316 (1%) 223 (0%) 52 (10%) 7 (14%) dct16x16 192.600MHz 554 (1%) 738 (2%) 17 (3%) 8 (16%) jpeg_encoder 115.152MHz 2909 (10%) 2186 (7%) 43 (8%) 24 (50%) watermarking_block_com pressed 192.600MHz 1122 (3%) 1500 (5%) 17 (3%) 16 (33%) jpeg_watermarking_in_co mpressed_domain 115.152MHz 3788 (13%) 3335 (11%) 43 (8%) 36 (75%)
Bảng 5.25: Bảng kết quả tổng hợp cho cỏc khối thuật toỏn thực hiện trờn dũng chip S3E (xc3s500e-5fg320)
Tờn khối Tần số cực đại Số lượng (Tỷ lệ) SLICEs chiếm dụng Số lượng (Tỷ lệ) LUT chiếm dụng Số lượng (Tỷ lệ) IOB chiếm dụng Số lượng (Tỷ lệ) bộ nhõn MULT18x 18 chiếm dụng color_conv_cw 286.369MHz 78 (1%) 118 (1%) 49 (21%) 0 (0%) color_resampler444to420 286.369MHz 58 (1%) 90 (0%) 42 (18%) 0 (0%) dct8x8 112.748MHz 272 (5%) 462 (4%) 17 (7%) 4 (20%) Quant 188.187MHz 56 (1%) 108 (1%) 30 (12%) 1 (5%)
zigzag_scan 173.292MHz 682 (14%) 532 (5%) 30 (12%) 0 rle_en 181.668MHz 56 (1%) 73 (0%) 49 (21%) 0 huffman_en 77.864MHz 227 (4%) 300 (3%) 52 (22%) 5 (25%) dct16x16 112.748MHz 584 (12%) 957 (10%) 17 (7%) 8 (40%) jpeg_encoder 77.864MHz 2533 (54%) 3006 (32%) 43 (18%) 20 (100%) watermarking_block_comp ressed 112.748MHz 1175 (25%) 1911 (20%) 17 (7%) 16 (80%) jpeg_watermarking_in_co mpressed_domain 77.864MHz 3818 (82%) 5097 (54%) 43 (18%) 24 (120%)
Nhận xột: Tần số cực đại khi thực hiện khối thuật toỏn nộn jpeg và watermarking trong miền nộn (jpeg_watermarking_in_compressed_domain) trờn dũng chớp FPGA Virtex 5 đạt tần số cực đại là fmax = 115.152MHz. Suy ra chu kỳ xung nhịp tối thiểu sẽ là T = 1/fmax = 1/111.152 Mhz = 8.684ns. Khối jpeg_watermarking_in_compressed_domain được tổng hợp từ cỏc khối color_conv_cw, color_resampler444to420, dct8x8, Quant, zigzag_scan, watermarking_block_compressed, rle_en, huffman_en, buffer_in_compress, đi theo hai nhỏnh (Hỡnh 4.30). Khối xử lý cỏc vộc tơ đầu vào 8 phần tử pixel 8 bits. Từ thời điểm bắt đầu vộc tơ đầu vào cho tới thời điểm cú đầu ra, khối thực hiện tổng thời gian xử lý là 412 chu kỳ xung nhịp: (13(color_conv_cw) + 7(color_resampler444to420) + 311(watermarking_block_compressed) + 66(zigzag_scan) + 2(rle_en) + 12(Huffman_en) + 1(mux32)). Như vậy thời gian khối xử lý một vộc tơ 8 pixel 8bits thực hiện trờn chớp V5 là 412*8.684 = 3577.808ns. Với ảnh số kớch thước 384x512 gồm cú 24576 vộc tơ, khi đú tổng
thời gian xử lý cho một ảnh này là 24576*3577.808=87928209.4ns = 87.928ms. Tốc độ nộn của khối này là 11.373 khung hỡnh 384x512 trờn 1 giõy.
Khi xem xột thực hiện khối trờn dũng chớp Spartan3E, tần số cực đại đạt được là 77.864MHz, suy ra chu kỳ xung nhịp tối thiểu là 1/77.864 = 12.843ns. Từ đõy theo lập luận như trờn ta cũng tớnh được tổng thời gian xử lý cho một ảnh số đầu vào cú kớch thước 384x512 là 24576*412*12.843 = 130039382ns = 130.0394ms. Suy ra tốc độ nộn là 7.69 khung hỡnh trờn giõy.
KẾT LUẬN VÀ HƯỚNG PHÁT TRIỂN
Luận văn đó trỡnh bày cỏc thuật toỏn cơ bản của chuẩn nộn ảnh tĩnh JPEG Baseline. Hai mụ hỡnh thuật toỏn Watermarking miền DCT trong miền chưa nộn và miền nộn JPEG cũng đó được luận văn phõn tớch và xõy dựng.
Với cỏc kết quả mụ phỏng đạt được tại mức hệ thống sử dụng cụng cụ Matlab/Simulink đó khẳng định tớnh đỳng đắn, chớnh xỏc và sự mạnh mẽ của cỏc mụ hỡnh thuật toỏn. Cả hai mụ hỡnh thuật toỏn watermarking miền DCT trong miền nộn và trong miền chưa nộn đều cho kết quả PSNR giống nhau trong phạm vi tiờu trớ của nộn ảnh và watermarking, nhưng tỷ lệ nộn thỡ khỏc nhau. Với mụ hỡnh watermarking miền DCT trong miền chưa nộn cho tỷ lệ nộn lớn hơn rất nhiều so với mụ hỡnh thuật toỏn watermarking miền DCT trong miền nộn. Tuy nhiờn, xột về độ phức tạp về thuật toỏn thỡ mụ hỡnh watermarking miền DCT trong miền chưa nộn thỡ phức tạp hơn rất nhiều. Cả watermarking ẩn hay hiện đều được thực hiện trong cỏc mụ hỡnh này thụng qua việc điều chỉnh hai tham số α và ò trong khối thuật toỏn nhỳng watermark.
Cỏc kết quả mụ phỏng đạt được khi thực hiện cỏc thuật toỏn sử dụng ngụn ngữ mụ tả phần cứng HDL và thực hiện trờn FPGA chứng tỏ rằng mụ hỡnh thuật toỏn hoàn toàn đỏp ứng được cỏc ứng dụng thời gian thực. Việc xõy dựng module ứng dụng cho cỏc camera an ninh giỏm sỏt sẽ đạt giỏ trị ứng dụng cao, chi phớ thấp với cỏc dũng chip FPGA.
Luận văn cũng đạt được cỏc tiờu chớ với mục đớch đúng gúp ban đầu là:
ắ Sự phõn tớch khoa học về cỏc vấn đề liờn quan đến watermarking cho ảnh số nộn đó được thực hiện.
ắ Cỏc kết quả mụ phỏng mức hệ thống khẳng định tớnh đỳng đắn và mạnh mẽ của thuật toỏn.
ắ Cỏc phõn tớch tối ưu thuật toỏn cho việc thực hiện trờn phần cứng được nghiờn cứu và thực hiện.
ắ Khảo sỏt đỏnh giỏ và đưa ra cỏc ứng dụng quan trọng của watermarking trong cỏc lĩnh vực bảo vệ bản quyền và nhận thực số, đặc biệt ứng dụng cho cỏc hệ thống camera giỏm sỏt và bảo mật.
ắ Quy trỡnh thiết kế số và cỏc cụng cụ sử dụng trong thiết kế và mụ phỏng khi thực hiện trờn FPGA.
ắ Một kiến trỳc hệ thống cho watermarking ảnh số trờn FPGA được nghiờn cứu và phỏt triển.
Tuy nhiờn cỏc kết quả mới chỉ dừng lại ở mức độ nghiờn cứu và mụ phỏng đồng thiết kế Co-design trờn cỏc cụng cụ phỏt triển của hóng Xilinx trờn mỏy tớnh PC.
Với cỏc kết quả đạt được từ luận văn, tiếp sau tỏc giả xin đề cập một số hướng phỏt triển nghiờn cứu trong tương lai:
ắ Tiếp tục nghiờn cứu chế tạo ra module sản phẩm watermarking miền DCT cho ảnh số trờn FPGA và DSP ứng dụng thực tế vào cỏc hệ thống camera an ninh giỏm sỏt.
ắ Nghiờn cứu ứng dụng FPGA và DSP thực hiện thuật toỏn watermarking miền DCT cho video số nộn MPEG-2 và MPEG-4.
ắ Nghiờn cứu ứng dụng FPGA và DSP thực hiện thuật toỏn watermarking miền DCT cho video số nộn H264.
TÀI LIỆU THAM KHẢO
[1] Tinku Acharya, Ping-Sing Tsai, JPEG2000 Standard for Image Compression Concepts, Algorithms and VLSI Architectures, JOHN WILEY & SONS, 2005. [3]
[2] Wei Cai, FPGA prototyping of a Watermarking algorithm for MPEG-4, UNIVERSITY OF NORTH TEXAS, 2007. [4]
[3] Mohammed Ghanbari, Standard Codecs: Image Compression to Advanced Video Coding, IEEE Express, USA, 2003. [5]
[4] Frank Hartung and Bernd Girod, Watermarking of Uncompressed and Compressed Video, University of Enlangen-Neremburg, Germany, 1998. [9] [5] Juan R. Hernandez, Martớn Amado, Fernando Perez-Gonzalez, DCT-Domain
Watermarking Techniques for Still Images: Detector Performance Analysis and a New Structure, IEEE TRANSACTIONS ON IMAGE PROCESSING, VOL. 9, NO. 1, JANUARY 2000.[8]
[6] S. P. Mohanty, K. R. Ramakrishnan, and M. S. Kanakanhalli, "An Adaptive DCT Domain Visible Watermarking Technique for Protection of Publicly Available Images", in Proceedings of the International Conference on MultimediaProcessing and Systems (ICMPS), pp.195-198, 2000.[7]
[7] Saraju P. Mohanty, K.R. Ramakrishnan, Mohan S Kankanhalli, A DCT Domain Visible Watermarking Technique for Images, IEEE, 2003.[6]
[8] Fred Mintzer, Gordon W. Braudaway and Minerva M. Yeung, Effective and Ineffective DigitalWatermarks, IEEE, 2006. [17]
[9] Latha Pillai, Video Compression Using DCT, Xilinx Application Note: Virtex-II Series, 2002.[20]
[10] Latha Pillai, Quantization, Xilinx Application Note: Virtex and Virtex-II Series, 2003.[21]
[11] Latha Pillai, Variable Length Coding, Xilinx Application Note: Virtex-II Series, 2005.[22]
[12] Latha Pillai, Huffman Coding, Xilinx Application Note: Virtex Series, 2003.[23]
[13] Alba M. Sỏnchez G., Ricardo Alvarez G., Sully Sỏnchez G.; FCC and FCE BUAP, Architecture for filtering images using Xilinx System Generator, INTERNATIONAL JOURNAL of MATHEMATICS AND COMPUTERS IN SIMULATION, 2007.[16]
[14] T. Saidani , D. Dia, W. Elhamzi, M. Atri and R. Tourki, Hardware Co- simulation For Video Processing Using Xilinx System Generator, Proceedings of the World Congress on Engineering 2009 Vol I , CE 2009, July 1 - 3, 2009, London, U.K. [15]
[15] Gabor Szedo, Color-Space Converter: RGB to YCrCb, Xilinx Application Note: Virtex-4, Virtex-II, Virtex-II Pro, Spartan-3, 2007. [18]
[16] Clive Walker, Chroma Resampler, Xilinx FPGAs Application Note, 2006.[19] [17] http://www.watermarkingworld.org [10] [18] http://www.cosy.sbg.ac.at/~pmeerw/Watermarking/[11] [19] http://www.mathworks.com[12] [20] http://en.wikipedia.org/wiki/Peak_signal-to-noise_ratio[13] [21] http://www.xilinx.com[14]