Hỡnh 5.16: Giản đồ thời gian thực hiện khối watermarking_block_compressed
- Kết quả thực hiện tổng hợp:
Thực hiện tổng hợp trờn dũng chip Virtex5(xc5vlx50t-3ff1136) thu được bảng kết quả tổng hợp (Bảng 5.19):
Bảng 5.19: Kết quả tổng hợp khối watermarking_block_compressed trờn dũng chip V5
jpeg_watermarking Project Status (10/15/2009 - 18:36:39)
Project File: jpeg_watermarking.ise Implementation State: Synthesized
Module Name: watermarking_block_compressed • Errors: No Errors
Target Device: xc5vlx50t-3ff1136 • Warnings: 7812 Warnings
Device Utilization Summary (estimated values) [-]
Logic Utilization Used Available Utilization
Number of Slice Registers 1122 28800 3%
Number of Slice LUTs 1500 28800 5%
Number of fully used LUT-FF pairs 1059 1563 67%
Number of bonded IOBs 17 480 3%
Number of BUFG/BUFGCTRLs 1 32 3%
Number of DSP48Es 16 48 33%
Timing Summary: --- Speed Grade: -3
Minimum period: 5.192ns (Maximum Frequency: 192.600MHz) Minimum input arrival time before clock: 1.844ns
Maximum output required time after clock: 2.775ns. Maximum combinational path delay: No path found
Thực hiện tổng hợp trờn dũng chip Spartan3E(xc3s500e-5fg320) thu được bảng kết quả tổng hợp (Bảng 5.20):
Bảng 5.20: Kết quả tổng hợp khối watermarking_block_compressed trờn dũng chip S3E
jpeg_watermarking Project Status (10/15/2009 - 18:41:43)
Project File: jpeg_watermarking.ise Implementation State: Synthesized
Module Name: watermarking_block_compressed • Errors: No Errors
Target Device: xc3s500e-5fg320 • Warnings: 7799 Warnings
Device Utilization Summary (estimated values) [-]
Number of Slices 1175 4656 25%
Number of Slice Flip Flops 1090 9312 11%
Number of 4 input LUTs 1911 9312 20%
Number of bonded IOBs 17 232 7%
Number of MULT18X18SIOs 16 20 80%
Number of GCLKs 1 24 4%
Timing Summary: --- Speed Grade: -5
Minimum period: 8.869ns (Maximum Frequency: 112.748MHz) Minimum input arrival time before clock: 3.227ns
Maximum output required time after clock: 4.040ns Maximum combinational path delay: No path found