Khối Watermarking-JPEG trong miền nộn tổng thể

Một phần của tài liệu Nghiên cứu ứng dụng FPGA thực hiện thuật toán watermarking miền DCT cho ảnh số (Trang 141 - 143)

Hỡnh 5.17: Giản đồ thời gian thực hiện khối jpeg_watermarking_in_compressed_domain

- Kết quả thực hiện tổng hợp:

Thực hiện tổng hợp trờn dũng chip Virtex5(xc5vlx50t-3ff1136) thu được bảng kết quả tổng hợp (Bảng 5.21):

Bảng 5.21: Kết quả tổng hợp khối jpeg_watermarking_in_compressed_domain trờn dũng chip V5

jpeg_watermarking Project Status (10/15/2009 - 19:31:05)

Project File: jpeg_watermarking.ise Implementation State: Synthesized

Module Name: jpeg_watermarking_in_compressed_domain • Errors: No Errors

Target Device: xc5vlx50t-3ff1136 • Warnings: 10504 Warnings

Device Utilization Summary (estimated values) [-]

Logic Utilization Used Available Utilization

Number of Slice Registers 3788 28800 13%

Number of fully used LUT-FF pairs 1988 5135 38%

Number of bonded IOBs 43 480 8%

Number of BUFG/BUFGCTRLs 2 32 6%

Number of DSP48Es 36 48 75%

Timing Summary: --- Speed Grade: -3

Minimum period: 8.684ns (Maximum Frequency: 115.152MHz) Minimum input arrival time before clock: 4.190ns

Maximum output required time after clock: 3.537ns Maximum combinational path delay: 3.434ns

Thực hiện tổng hợp trờn dũng chip Spartan3E(xc3s500e-5fg320) thu được bảng kết quả tổng hợp (Bảng 5.22):

Bảng 5.22: Kết quả tổng hợp khối jpeg_watermarking_in_compressed_domain trờn dũng chip S3E

jpeg_watermarking Project Status (10/15/2009 - 19:25:33)

Project File: jpeg_watermarking.ise Implementation State: Synthesized

Module Name: jpeg_watermarking_in_compressed_domain • Errors: No Errors

Target Device: xc3s500e-5fg320 • Warnings: 12391 Warnings

Device Utilization Summary (estimated values) [-]

Logic Utilization Used Available Utilization

Number of Slices 3818 4656 82%

Number of Slice Flip Flops 3776 9312 40%

Number of 4 input LUTs 5097 9312 54%

Number of bonded IOBs 43 232 18%

Number of MULT18X18SIOs 24 20 120%

Number of GCLKs 1 24 4%

Timing Summary: --- Speed Grade: -5

Minimum period: 12.843ns (Maximum Frequency: 77.864MHz) Minimum input arrival time before clock: 9.502ns

Maximum output required time after clock: 5.712ns Maximum combinational path delay: 8.372ns

Một phần của tài liệu Nghiên cứu ứng dụng FPGA thực hiện thuật toán watermarking miền DCT cho ảnh số (Trang 141 - 143)

Tải bản đầy đủ (PDF)

(154 trang)