Hỡnh 5.15: Giản đồ thời gian thực hiện khối DCT_2D 16x16
- Kết quả thực hiện tổng hợp:
Thực hiện tổng hợp trờn dũng chip Virtex5(xc5vlx50t-3ff1136) thu được bảng kết quả tổng hợp (Bảng 5.17):
Bảng 5.17: Kết quả tổng hợp khối DCT16x16 trờn dũng chip V5 jpeg_watermarking Project Status (10/15/2009 - 15:15:46)
Project File: jpeg_watermarking.ise Implementation State: Synthesized
Module Name: dct16x16 • Errors: No Errors
Target Device: xc5vlx50t-3ff1136 • Warnings: 7797 Warnings
Device Utilization Summary (estimated values) [-]
Logic Utilization Used Available Utilization
Number of Slice Registers 554 28800 1%
Number of Slice LUTs 738 28800 2%
Number of fully used LUT-FF pairs 523 769 68%
Number of BUFG/BUFGCTRLs 1 32 3%
Number of DSP48Es 8 48 16%
Timing Summary: --- Speed Grade: -3
Minimum period: 5.192ns (Maximum Frequency: 192.600MHz) Minimum input arrival time before clock: 1.844ns
Maximum output required time after clock: 4.506ns Maximum combinational path delay: No path found
Thực hiện tổng hợp trờn dũng chip Spartan3E(xc3s500e-5fg320) thu được bảng kết quả tổng hợp (Bảng 5.18):
Bảng 5.18: Kết quả tổng hợp khối DCT_2D 16x16 trờn dũng chip S3E jpeg_watermarking Project Status (10/15/2009 - 15:10:56)
Project File: jpeg_watermarking.ise Implementation State: Synthesized
Module Name: dct16x16 • Errors: No Errors
Target Device: xc3s500e-5fg320 • Warnings: 7796 Warnings
Device Utilization Summary (estimated values) [-]
Logic Utilization Used Available Utilization
Number of Slices 584 4656 12%
Number of Slice Flip Flops 538 9312 5%
Number of 4 input LUTs 957 9312 10%
Number of bonded IOBs 17 232 7%
Number of MULT18X18SIOs 8 20 40%
Number of GCLKs 1 24 4%
Timing Summary: --- Speed Grade: -5
Minimum period: 8.869ns (Maximum Frequency: 112.748MHz) Minimum input arrival time before clock: 3.227ns
Maximum output required time after clock: 7.749ns Maximum combinational path delay: No path found