Nhƣ đã trình bày ở trên, việc nghiên cứu để đƣa ra công nghệ chế tạo đƣợc các sợi nano, và sau đó là linh kiện nano, trong điều kiện còn hạn chế nhiều về cơ sở vật chất, kiến thức chuyên ngành là một nhiệm vụ tuy khó khăn, nhƣng cấp thiết và mang nhiều ý nghĩa và lợi ích quan trọng. Để giải quyết đƣợc nhiệm vụ này, nhóm tác giả đã chọn các phƣơng pháp nghiên cứu sau:
Nghiên cứu, phân tích các tài liệu, bài báo chuyên ngành, về chế tạo nano nói chung và chế tạo sợi nano nói riêng. Từ đó tìm cách học hỏi các điểm mạnh, cũng nhƣ chỉ ra các điểm hạn chế của mỗi phƣơng pháp chế tạo, đúc rút ra phƣơng pháp khả thi để chế tạo sợi nano Si.
Để phát hiện đƣợc các biomarkers sợi nano Si sử dụng phải là các sợi có chất lƣợng cao, ở dạng đơn tinh thể. Và sợi nhƣ thế thƣờng đƣợc chế tạo từ các đế silicon đặc biệt loại semiconductor on insulator (SOI). Do đó trong quá trình tìm hiểu các tài liệu, các công nghệ liên quan đến việc chế tạo sợi nano từ đế SOI đƣợc quan tâm đặc biệt.
Trao đổi kiến thức với các chuyên gia hàng đầu trong lĩnh vực chế tạo nano và sợi nano. Tìm hiểu khả năng chế tạo của các thiết bị và cơ sở vật chất hiện có của Phòng Thí Nghiệm Công Nghệ Nano (PTN CNNN) ĐHQG TP. HCM và các đơn vị trong nƣớc.
Dựa trên phƣơng pháp top – down, nhóm nghiên cứu đã đƣa ra qui trình thực nghiệm chế tạo FET sợi Si theo các bƣớc sau.
Có thể nói rằng, cho đến thời điểm này, có rất nhiều phƣơng pháp đã và đang đƣợc nghiên cứu, sử dụng bởi các nhóm nghiên cứu khác nhau để chế tạo sợi nano Si. Tuy nhiên mỗi phƣơng pháp đều có các ƣu và nhƣợc điểm riêng.
Sau khi tìm hiểu tài liệu, nhóm tác giả đã đƣa ra một phƣơng pháp chế tạo mới, phù hợp với điều kiện của PTN CNNN, ĐHQG TP.HCM, để chế tạo đƣợc linh kiện sợi nano Si từ đế SOI, có kích thƣớc và tính chất phù hợp cho việc sử dụng làm cảm biến sinh học tiếp theo. Qui trình công nghệ cùng dựa trên phƣơng pháp top-down để chế tạo FET sợi Si đƣợc trình bày trong Hình 2.2 và bao gồm các bƣớc kĩ thuật chủ yếu sau:
2. Giảm bề dày của lớp Si bề mặt 3. Pha tạp Boron vùng điện cực 4. Tạo sợi Si
5. Tạo backgate
6. Phủ Ti/Pt làm điện cực
7. Gia nhiệt nhanh tạo tiếp xúc ohmic
Hình 2.2: Sơ đồ khối các bước chế tạo FET sợi Si, chỉ sử dụng các kĩ thuật cở bản của công nghệ micro. Phần lớn các bước được thực hiện tại PTN CNNN. Tuy nhiên bước pha tạp Bo vẫn còn phải thực hiện trên thiết bị của đối tác nước ngoài (Viện MESA+, Hà Lan).
2.1.2.1 Làm sạch Wafer
Trong khi lƣu trữ, trên bề mặt wafer Si sẽ các chất bẩn bám vào, sự hình thành lớp SiO2 tự nhiên. Những chất gây ô nhiễm, có thể là phân tử, ion, các nguyên tử tự nhiên. Những chất còn lại của quá trình đánh bóng, phủ chất cảm quang là những ví dụ về các phân tử tự nhiên. Tạp chất ion thƣờng xuất hiện do sự hấp thụ của các ion từ
Phủ Ti/Pt làm điện cực
Tạo backgate
Gia nhiệt nhanh tạo tiếp xúc ohmic Pha tạp Bo Tạo sợi Si Làm sạch wafer Giảm bề dày lớp Si bề mặt
dung dịch ăn mòn. Do đó, cần phải hạn chế các chất gây ô nhiễm trên bề mặt wafer ở mức tối đa.
Nhiều kỹ thuật làm sạch và ăn mòn đã đƣợc sử dụng trong quá trình chế tạo các thiết bị bán dẫn và tất cả các quy trình này đều đƣợc thực hiện ở trong phòng sạch.
Việc làm sạch wafer và xử lý bề mặt trƣớc khi chế tạo bằng phƣơng pháp ƣớt đƣợc dựa trên việc sử dụng các hóa chất ở dạng lỏng, các dung môi hữu cơ hoặc là hỗn hợp của cả hai.
Những dung môi thƣờng đƣợc sử dụng để loại bỏ các tạp chất hữu cơ là: aceton, ethanol, isopropanol (IPA)… Ngoài ra các wafer sau khi đƣợc rửa bằng hóa chất cần phải đƣợc rửa lại bằng nƣớc DI (deionized water) và thổi khô bằng súng hơi cao áp khí Nitơ để nhanh chóng loại bỏ phần nƣớc còn lại bám trên bề mặt wafer. Cuối cùng có thể đem wafer đi nung nhiệt để loại bỏ hoàn toàn lƣợng hơi nƣớc cũng nhƣ các dung môi hữu cơ còn lại .
Việc rửa wafer đƣợc tiến hành thông qua 4 bƣớc sau:
Bƣớc 1: Ngâm wafer trong Aceton.
Bƣớc 2: Ngâm wafer trong Piranha.
Bƣớc 3: Ngâm wafer trong BHF.
Bƣớc 4: Nung nhiệt wafer.
Ngâm wafer trong aceton trong 5 phút để loại bỏ bụi bẩn và các chất hữu cơ bám trên bề mặt.
Rửa lại bằng nƣớc DI. Chuẩn bị dung dịch Piranha- hỗn hợp của acid sulfuric H2SO4 (98%) và hydrogen peroxide H2O2 (30%) theo tỉ lệ 3:1. Ngâm wafer trong dung dịch Piranha 3 phút để loại bỏ hoàn toàn các tạp chất hữu cơ và các tạp chất thấy đƣợc khác trên bề mặt wafer. Sau đó, lấy wafer ra rửa lại bằng nƣớc DI, xịt khô bằng súng hơi cao áp Nitơ và đem quay khô bằng máy quay li tâm Spinner 6RC với các thông số nhƣ Bảng 2.1.
Bảng 2.1: Thông số thiết dặt của máy quay li tâm Spinner 6RC
Bƣớc Tốc độ (vòng/phút) Thời gian tăng tốc (s) Thời gian quay (s)
1 500 7 10
2 3000 8 45
Việc quay wafer trong máy quay li tâm với vận tốc cao sẽ giúp loại bỏ lƣợng nƣớc còn bám dính lại trên bề mặt wafer sau khi đã xịt khô bằng súng hơi cao áp Nitơ.
Hình 2.3: Máy quay li tâm
Tiếp theo, ngâm wafer trong dung dich BHF 7:1 trong thời gian là 15 phút để ăn mòn lớp silic oxide SiO2 tự nhiên hình thành trên bề mặt wafer.
Phản ứng ăn mòn: SiO2 + 6HF H2SiF6 + 2H2O (2.1) Tốc độ ăn mòn 80 nm/phút.
Sau đó rửa sạch wafer bằng nƣớc DI, xịt khô bằng súng hơi Nitơ và quay khô bằng máy quay li tâm với thông số nhƣ trên.
Cuối cùng, đem nung nhiệt wafer ở nhiệt độ 1200C trong vòng 5 phút để loại bỏ hoàn toàn lƣợng hơi nƣớc còn lại trên bề mặt wafer.
Hình 2.4: Thiết bị nung nhiệt
2.1.2.2 Oxi hóa tạo lớp silic oxide SiO2
Wafer trong quy trình chế tạo Transistor hiệu ứng trƣờng sợi Si là wafer SOI có 3 lớp và lớp đơn tinh thể silic ở trên cùng là nơi hình thành cấu trúc sợi Si mong muốn. Lớp Si đơn tinh thể có bề dày khoảng 1000 nm, trong khi đó cấu trúc sợi Si cần tạo ra chỉ có bề dày khoảng 100 nm. Vì thế cần giảm bề dày lớp Si từ 1000 nm xuống còn 100 nm. Để thực hiện đƣợc mục đích đó, sử dụng lặp đi lặp lại quy trình oxi hóa bề mặt wafer tạo lớp SiO2 rồi sau đó ăn mòn lớp SiO2 bằng dung dịch BHF để cuối cùng còn lại lớp Si có kích thƣớc mong muốn.
Quá trình oxi hóa của các chất bán dẫn có thể đƣợc thực hiện theo nhiều phƣơng pháp khác nhau. Bao gồm: oxi hóa nhiệt, anod hóa bằng điện hóa học (electrochemical anodization), và phản ứng plasma (plasma reaction).
Hình 2.5: Sơ đồ khối các bước làm giảm bề dày lớp Si bề mặt
Trong quy trình oxi hóa nhiệt có 2 phƣơng pháp là: oxi hóa khô và oxi hóa ƣớt. Oxi hóa khô đƣợc thể hiện qua phƣơng trình sau:
(2.2)
Oxi sẽ khuếch tán thông qua lớp SiO2 đƣợc tạo ra. Vì vậy với quá trình này sẽ không đạt đƣợc trạng thái bão hòa về độ dày của lớp SiO2 mặc dù tốc độ phát triển lớp SiO2 đƣợc làm chậm lại và khi đó độ dày này càng tăng. Khi bắt đầu, bề dày lớp SiO2
hình thành sẽ tỉ lệ với thời gian oxi hóa. Nhƣng khi đạt đến bề dày cao hơn (>1m), sự phát triển lớp oxít sẽ tỷ lệ với căn bậc hai của thời gian. Một lớp SiO2 hình thành sẽ cần một lớp silic bằng khoảng 44% bề dày của nó. Nhƣ vậy cứ 1 nm Si sau khi oxi hóa hình thành 1 lớp SiO2 dày khoảng 2.2 nm.
Quá trình oxi hóa ƣớt đƣợc thể hiện qua phản ứng sau:
(2.3)
Cơ cấu một một lò oxi hóa nhiệt cơ bản bao gồm một lò nhiệt điện trở, một ống thạch anh hình trụ chứa những wafer silic đƣợc giữ thẳng đứng trong thuyền thạch anh có xẻ rãnh, và nguồn khí oxi hoặc hơi nƣớc. Quá trình oxi hóa nhiệt chia làm 3 giai đoạn: gia nhiệt, oxi hóa và hạ nhiệt độ.
Hình 2.6: Cơ cấu một lò oxi hóa nhiệt
Tiến hành oxi hóa wafer bằng lò oxi hóa PEO 601.
Hình 2.7: Thiết bị oxi hóa PEO 601 của PTN CNNN được sử dụng để oxi hóa đế SOI, làm mỏng lớp Si từ 1000 nm về 100 nm, thích hợp cho việc chế tạo cảm biến
sợi nano Si.
Giản đồ quá trình gia nhiệt của thiết bị oxi hóa PEO 601 đƣợc thể hiện ở Hình 2.8
Hình 2.8: Giản đồ nhiệt quá trình oxi hóacủa thiết bị oxi hóa PEO 601.
Quá trình làm việc của máy gồm các bƣớc chính sau đây:
Buớc 2: Gia nhiệt từ 6000C đến 8000C: 15 phút.
Bƣớc 3: Gia nhiệt từ 8000C đến 10500C: 45 phút.
Bƣớc 4: Oxi hóa ở 10500C: 240 phút.
Buớc 5: Giảm từ 10000C xuống đến 5000C trong vòng 99 phút.
Sau khi quá trình oxi hóa kết thúc, đem mẫu đi đo bề dày lớp SiO2 tạo thành bằng máy đo Ellipsometer (Hình 2.9).
Hình 2.9: Máy Ellipsometersử dụng để đo độ dày màng mỏng SiO2tạo ra trên đế SOI.
Kết quả sau lần oxi hóa đầu tiên, bề dày lớp SiO2 hình thành là 644 nm.
Hình 2.10: Kết quả đo bề dày lớp SiO2 tạo thành sau khi oxi hóa lần một bằng máy Ellipsometer
Sau khi oxi hóa, tiến hành ăn mòn lớp SiO2 bằng dung dịch BHF 7:1. Wafer trong đƣợc ngâm trong dung dịch BHF cho đến khi bề mặt wafer chuyển từ trạng thái dính ƣớt sang trạng thái trơn tuột nƣớc. Rửa sạch wafer bằng nƣớc DI, sau đó làm khô bằng súng hơi N2 và quay khô bằng máy quay li tâm với tốc độ 3000 vòng/phút. Sau khi oxi hóa lần đầu và ăn mòn lớp SiO2 đã tạo ra xong thì bề dày lớp đơn tinh thể Si còn lại khoảng 710 nm, để đạt đƣợc bề dày lớp Si là 100nm, tiếp tục tiến hành quy trình oxi hóa bề mặt wafer và ăn mòn lớp Si đã bị oxi hóa trong dung dịch BHF.
Oxi hóa wafer lần 2 với thông số giống nhƣ oxi hóa lần đầu tiên. Kết quả đo bề dày lớp SiO2 bằng máy đo Ellipsometer nhƣ sau:
Bề dày lớp SiO2 là 588 nm.
Tiếp tục ăn mòn lớp SiO2 sau lần oxi hóa thứ 2 bằng dung dịch BHF giống nhƣ sau lần oxi hóa đầu tiên. Qua 2 lần oxi hóa và ăn mòn, bề dày lớp Si còn lại là 442 nm. Tiến hành oxi hóa wafer lần 3 với các thông số nhƣ sau:
Bƣớc 1: Gia nhiệt từ nhiệt độ phòng đến 6000 C : 15 phút.
Buớc 2: Gia nhiệt từ 6000C đến 8000C: 15 phút.
Bƣớc 3: Gia nhiệt từ 8000C đến 10500C: 45 phút.
Bƣớc 4: Oxi hóa ở 10500C: 180 phút.
Buớc 5: Giảm từ 10000C xuống đến 5000C trong vòng 99 phút. Các thông số khác của máy không thay đổi và giống nhƣ 2 lần oxi hóa đầu tiên.
Sau lần oxi hóa thứ 3, bề dày lớp SiO2 hình thành đo đƣợc là 464 nm. Tiếp tục ăn mòn lớp silic oxide bằng dung dịch BHF 7:1. Tiến hành oxi hóa wafer lần cuối để tạo một lớp SiO2 làm mặt nạ che cho quy trình pha tạp Phospho ở điện cực ở bƣớc tiếp theo. Thông số oxi hóa lần cuối nhƣ sau:
Bƣớc 1: Gia nhiệt từ nhiệt độ phòng đến 6000 C: 15 phút.
Buớc 2: Gia nhiệt từ 6000C đến 8000C: 15 phút.
Bƣớc 3: Gia nhiệt từ 8000C đến 10500C: 45 phút.
Bƣớc 4: Oxi hóa ở 10500C: 120 phút.
Buớc 5: Giảm từ 10000C xuống đến 5000C trong vòng 99 phút.
Bề dày lớp SiO2 tạo thành ở lần oxi hóa cuối cùng này là 300 nm. Lớp silic oxide này đƣợc sử dụng làm mặt nạ cho quá trình pha tạp điện cực (cấy ion Bo) để tạo
các vùng điện cực có nồng độ pha tạp cao (5.1018 ion/cm3), cho phép tạo các tiếp xúc Ohmic sau này.
2.1.2.3 Pha tạp Boron
Đối với wafer SOI mà nhóm chúng tôi đang sử có lớp Si trên cùng là lớp Si đơn tinh thể đã đƣợc Hãng sản xuất pha tạp Bo với nồng độ hạt tải là 1015 nên bản thân lớp Si này là một bán dẫn loại p. Tuy nhiên để chế tạo đƣợc cảm biến FET thì chúng tôi cần pha tạp Bo với nồng độ hạt tải vào khoảng 5.1018 ion/cm3 ở vùng điện cực (vùng p++).
Do hiện nay PTN CNNN chƣa có thiết bị chuyên dụng để pha tạp cho vật liệu bán dẫn, nên bƣớc pha tạp này đƣợc TS. Tống Duy Hiển thực hiện tại Viện nghiên cứu MESA+ Đại học Twente, Hà Lan.
Hình 2.11: Pha tạp Bo vùng điện cực
2.1.2.4 Tạo sợi Si
Để tạo sợi Si, ta tiến hành quy trình quang khắc để làm mặt nạ che phủ cho bƣớc ăn mòn bề mặt Si để tạo sợi Si nhƣ mong muốn.
Hình 2.12: Các bước tạo sợi Si
2.1.2.4a Quang khắc
Đầu tiên ta làm sạch wafer.
- Phủ lớp primer HMDS tạo độ kết dính giữa wafer với chất cảm quang, thông số phủ của máy spinner 6RC đƣợc thiết đặt nhƣ đã đề cập phần trên.
- Tiếp theo, phủ lớp chất cảm quang cũng với thông số phủ quay nhƣ trên. - Nung nhiệt ở nhiệt độ 950C trong 1 phút.
- Chiếu UV bằng máy mask aligner MJB4 với chế độ chiếu là “ hard-contact” và thời gian chiếu là 4,5 s.
- Tiếp tục nung nhiệt wafer ở nhiệt độ 1200C trong 1 phút.
- Sau đó đem ngâm wafer trong dung dịch tráng rửa ảnh trong vòng 50s, rồi rửa sạch bằng nƣớc DI.
- Tiếp tục nung nhiệt wafer ở thiết bị hot plate ở nhiệt độ 1200C trong 5 phút. Ở bƣớc ăn mòn tạo sợi Si này không nên hard-bake wafer với thời gian lâu vì nhƣ vậy lớp photoresist sẽ bị co lại dẫn đến sợi Si tạo ra không đẹp và không đúng kích thƣớc cần chế tạo.
Ta có ảnh của sợi Si sau quy trình quang khắc chụp bằng kính hiển vi kim loại học GX51:
Hình 2.13: Hình ảnh chụp bằng kính hiển vi quang học của cảm biến có một sợi Si. Sợi có chiều ngang khoảng 2µm, chiều dài thay đổi (tùy loại chip) từ 14µm-40 µm
Hình 2.14: Hình ảnh chụp bằng kính hiển vi quang học của cảm biến có ba sợi Si. Sợi có chiều ngang khoảng 2µm, chiều dài thay đổi (tùy loại chip) từ 14µm-40 µm
Hình 2.15: Hình ảnh chụp bằng kính hiển vi quang học của cảm biến có 4 sợi Si. Sợi có chiều ngang khoảng 2µm, chiều dài thay đổi (tùy loại chip) từ 14µm-40 µm
Hình 2.16: Hình ảnh chụp bằng kính hiển vi quang học của cảm biến, trên đó có 3 vùng chứa sợi. Mỗi vùng có 3 sợi, 4 sợi và 5 sợi.Sợi có chiều ngang khoảng 2µm,
chiều dài thay đổi (tùy loại chip) từ 14µm-40 µm
2.1.2.4b Ăn mòn khô tạo sợi Si
Sau khi thực hiện công nghệ quang khắc, chúng tôi thu đƣợc các định dạng sợi nano trên lớp resist. Lớp resist này đƣợc sử dụng làm mask để ăn mòn xuống lớp đơn tinh thể Si, tạo sợi Si. Bình thƣờng bƣớc này đƣợc thực hiện trên thiết bị RIE (Reaction Ion Etching- Oxford 80+ của PTN CNNN). Tuy nhiên trong quá trình thực hiện luận văn này, thiết bị nói trên bị hỏng, do đó chúng tôi sử dụng thiết bị khác là DRIE (Deep Reaction Ion Etching- SAMCO) để ăn mòn lớp Si. Tuy nhiên hệ DRIE ăn mòn Si với tốc độ rất nhanh, thích hợp cho việc ăn mòn sâu. Do đó các thông số của hệ đã đƣợc tối ƣu lại để thích hợp cho việc ăn mòn lớp Si rất mỏng chỉ cỡ 100nm của chúng tôi.
Các thông số kĩ thuật đƣợc tối ƣu cho hệ DRIE để ăn mòn lớp Si có độ dày 100nm nhƣ sau:
- Áp suất buồng: 6.05 Pa. - Lƣu lƣợng khí SF6: 150 sccm
- Công suất RF: Bias: 15W, ICP: 150W. - Thời gian ăn mòn 30s.