BÀI GIẢNG : THIẾT KẾ MẠCH LOGIC VÀ ANALOG

ĐẠI HỌC CÔNG NGHỆ THÔNG TIN VÀ TRUYỀN THÔNG KHOA CÔNG NGHỆ ĐIỆN TỬ VÀ TRUYỀN THÔNG BÀI GIẢNG : THIẾT KẾ MẠCH LOGIC VÀ ANALOG ( Tài liệu lưu hành nội bộ) Thái nguyên, tháng 10 năm 2012 PHẦN I: THIẾT KẾ MẠCH LOGIC Chương I: Đại số boole linh kiện điện tử số 1.1 Một s khỏi nim c bn - Biến logic: Đại l-ợng biểu diễn ký hiệu lấy giá trị "1" "0" - Hàm logic: Biểu diễn nhóm biến logic liên hệ với thông qua phép toán logic, hàm logic cho dù đơn giản hay phức tạp nhận giá trị "1" "0" - Các phép toán logic: có phép toán Phép nhân (và) - kí hiệu AND Phép cộng (hoặc) - kí hiệu OR Phép phủ định (đảo) - kí hiệu NOT 1.1.1 Biểu diễn biến hàm logic b Bảng thật, bảng trạng thái: *Bảng thật : Quan hệ hàm với biến vào thời điểm *Bảng trạng thái: Hàm phụ thuộc vào biến vào thời điểm mà phụ thuộc vào (trạng thái) khứ Bảng thật f(A,B)= A+B Bảng trạng thái b Bìa Karnaught ( Bìa nô) Biểu diễn t-ơng đ-ơng bảng thật Mỗi dòng bảng thật ứng với ô bìa nô Toạ độ ô đ-ợc quy định giá trị tổ hợp biến, giá trị hàm t-ơng ứng với tổ hợp biến đ-ợc ghi ô 1.1.2 Một số tính chất hàm nhân, cộng, phủ định: - Tồn phần tử trung tính cho phép "nh©n", phÐp "céng" A + = A; - PhÇn tư trung tÝnh cho phÐp tÝnh "céng" A.1 = A ; - PhÇn tư trung tÝnh cho phÐp "nhân" - Hoán vị: A + B = B + A ; A B = B A - KÕt hỵp (A + B) + C = A + (B + C) = (A + C) + B (A B) C = A (B C) = (A C) B - Ph©n phèi : A.(B + C) = A.B + A.C - Kh«ng cã sè mị, kh«ng cã hƯ sè A +A + + A = A ; A.A A = A - Bï : A  A ; A A 1; * Định lý Demorgan: A.A Tr-ờng hợp thổng quát : f[x i ,,] f[x i ,,] ThÝ dô: X  Y  X Y ; X Y X Y (Đảo tổng tích đảo, đảo tích tổng đảo) 1.1.3 Biểu diễn giải tích hàm logic Với kí hiệu hàm, biến phép tính chúng Có hai dạng giải tích đ-ợc sử dụng + Dạng tuyển: Hàm đ-ợc cho d-ới dạng tổng tích biến + Dạng hội: Hàm đ-ợc cho d-ới dạng tích tổng biến + Dạng tuyển quy: Nếu số hạng chứa đầy đủ mặt biến +Dạng tuyển không quy: Chỉ cần số hạng chứa không đầy đủ mặt biến + Hội quy: Nếu thừa số chứa đầy đủ mặt biến + Hội không quy: cần thừa số không chứa đầy đủ mặt biến Thí dụ: f(X,Y,Z) = X.Y.Z  XYZ  XYZ  XYZ f(X,Y,Z) = X.Y  XYZ  XYZ  XZ (tuyÓn chÝnh quy) (tun kh«ng chÝnh quy) f(x,y,z) = (X +Y + Z).(X + Y + Z).( X  Y  Z ) (héi chÝnh quy) f(x,y,z) = (X +Y +Z).(Y + Z).(Z + Y + X ) (héi kh«ng chÝnh quy) a Biểu diễn hm dạng tuyển quy Nguyên tắc : - Giá trị hàm thành phần nhận giá trị - Số hạng tổng tích biến Z A.B.C A.B.C - Nếu giá trị hàm thành phần không ta loại số hạng - Chỉ quan tâm đến tổ hợp biến hàm thành phần nhận trị "1" - Số số hạng số lần hàm thành phần nhận trị "1" - Trong biểu thức logic biến nhận trị "1" giữ nguyên, biến nhận trị"0" ta lấy phủ định Thí dụ : Cho hàm logic dạng tuyển nh- sau: Z = F(A, B, C) = (1,2,3,5,7) Tại tỉ hỵp biÕn 1, 2, 3, 5, cđa biÕn vào hàm nhận trị "1") b Biểu diễn hàm dạng hội quy Nguyên tắc: - Giá trị hàm thành phần nhận giá trị không - Số hạng tích tổng biến tổng biến Z  ( A  B  C ).( A B C ) - Nếu giá trị hàm thành phần giá một, thừa số bị loại bỏ - Hàm quan tâm đến tổ hợp biến hàm thành phần nhận trị "0" - Số thừa số số lần hàm thành phần nhận trị "0" - Trong biểu thức logic biến nhận trị "0" giữ nguyên, biến nhận trị "1" ta lấy phủ định Thí dụ : Cho hàm logic dạng hội nh- sau: Z = F(a,b,c) = (0,4,6) Tại tổ hợp biến 0, 4, hàm logic nhận trị "0" 1.2 Cỏc hm logic c 1.2.1 Hàm VÀ - AND Phương trình Y=A.B Bảng chân lý A 0 1 B 1 Ký hiệu sơ đồ chân Y 0 Đối với hàm VÀ giá trị hàm biến 1; hay cần có biến hàm có giá trị Các IC AND thông dụng AND lối vào AND lối vào AND lối vào AND lối vào 1.2.2 Hàm HOẶC – OR Phương trình Y=A+B Bảng chân lý A 0 1 B 1 Ký hiệu sơ đồ chân Y 1 Đối với hàm HOẶC giá trị hàm biến 0; hay cần có biến hàm có giá trị Các IC OR thơng dụng khác AND lối vào 1.2.3 Hàm ĐẢO - NOT Phương trình AND lối vào Bảng chân lý AND lối vào Ký hiệu sơ đồ chân Y=Ā A Y Đối với hàm NOT giá trị hàm đảo giá trị biến Khi biến có giá trị hàm ngược lại biến hàm có giá trị 1.2.4 Hàm Hoặc tuyệt đối - XOR Phương trình Bảng chân lý A 0 1 B 1 Ký hiệu sơ đồ chân Y 1 Ta thấy giá trị hàm biến có giá trị khác Ngược lại giá trị hàm có giá trị giá trị biến (cùng hay 1) 1.2.5 Hàm đảo - NOR Phương trình Bảng chân lý A 0 1 B 1 Ký hiệu sơ đồ chân Y 0 Đối với hàm NOR giá trị hàm toàn giá trị biến Ngược lại, giá trị biến giá trị hàm có giá trị Hay nói khác hàm đảo hàm OR Một số IC NOR khác NOR lối vào NOR lối vào NOR lối vào NOR lối vào NOR lối vào 1.2.6 Hàm Và đảo - NAND Phương trình Bảng chân lý A 0 1 Ký hiệu sơ đồ chân B 1 Y 1 Đối với hàm NAND giá trị hàm toàn giá trị biến Ngược lại, giá trị biến giá trị hàm có giá trị Hay nói khác hàm đảo hàm AND 1.2.7 Hàm XNOR phương trình Bảng chân lý A 0 1 B 1 Ký hiệu sơ đồ chân Y 0 Đối với hàm XNOR giá trị biến (đều hay 0) giá trị hàm ngược lại hàm có giá trị Thực chất hàm có hàm hàm bản, hàm cịn lại xây dựng từ hàm Ví dụ: + Hàm NOR kết hợp hàm NOR hàm NOT Hàm NOR Sự kết hợp hàm NOR NOT + Hàm NAND kết hợp hàm AND NOT Hàm NAND Sự kết hợp hàm AND NOT + Hàm XOR kết hợp hàm NAND hàm NOR Hàm XOR Sự kết hợp hàm NAND Hàm XOR Sự kết hợp hàm NOR Tuy nhiên việc tích hợp mạch để tạo hàm khác hữu ích việc thiết kế mạch Nó làm giảm số lượng IC bo mạch, dẫn đến làm giảm chi phí cho mạch IC XOR (74LS86) có chứa phần tử XOR có giá thành IC NAND hay IC NOR 1.3 Tối thiểu hóa hàm logic Mét hµm logic có vô số cách biểu diễn giải tích t-ơng đ-ơng Tuy nhiên tồn cách gọn nhÊt tèi -u vỊ sè biÕn, sè sè h¹ng hay thừa số đ-ợc gọi tối giản việc tối giản hàm logic mang ý nghĩa quan trọng ph-ơng diện kinh tế, kỹ thuật Để tối thiểu hoá hàm logic ng-ời ta th-ờng dùng ph-ơng pháp đại số ph-ơng pháp bìa nô 1.3.1 Ph-ơng pháp đại số: Biến đổi biểu thức logic dựa vào tính chất đại số Boole Thí dụ : A.B + A B = B ; A+A.B = A ; A + A B = A + B Ta chøng minh đẳng thức trên, theo tính chất đối ngẫu: A.B + A B = B  (A + B).( A + B) = B A + A.B = A  A.(A + B) = A A + A B = A + B  A.( A + B) = A.B Quy tắc 1: Nhóm số hạng có thừa số chung ThÝ dô: A.B.C + A.B C = A.B(C + C ) = A.B Quy tắc 2: Đ-a số hạng ®· cã vµo biĨu thøc logic A.B.C + A B.C + A B C + A.B C = = A.B.C + A B.C + A B C + A.B.C + A.B C + A.B.C = B.C.(A + A ) +A.C.(B + B ) + A.B.(C + C ) = B.C + A.C + A.B Quy tắc 3: Có thể loại số hạng thừa A.B + B C + A.C = A.B + B C + A.C (B + B ) = A.B + B C + A.B.C + A B C = A.B + B C (lo¹i A.C) Ví dụ : Hày tối giản hàm sau phương pháp đại số: Z = F(A, B, C) =  (1,2,3,5,7) Gii: Từ yêu cầu ta có bảng chõn lý nh- sau 10 Hình 3.19: Bảng trạng thái đếm module 10 • Bước 3: Lập đồ hình chuyển đổi trạng thái Hình 3.20: Đồ hình chuyển đổi trạng thái đếm • Bước : Lập mối quan hệ đầu vào theo đầu Xung Trạng thái trigơ đếm Trạng thái hàm đầu vào kích đếm trigơ Hiện Tiếp theo Q3 Q2 Q1 Q0 Q3' Q2' Q1' Q0' J3 K3 J2 K2 J1 K1 J0 K0 0 0 0 0 - - - - 0 0 0 - - - - 0 0 1 - - - - 0 1 0 - - - - 0 1 - - 0 - - 1 1 0 - - - - 1 0 1 - - - - 1 1 0 - - - - 0 0 - 0 - - - 0 0 0 - - - - Hình 3.21: Bảng trạng thái minh họa trình làm việc đếm module 10 Bước 5: Tối giản hàm đầu vào 68 • Bước : Vẽ sơ đồ mạch đếm 69 Hình 3.22: Sơ đồ mạch đếm module 10 3.3.3 Thiết kế đếm lùi module Giản đồ xung đếm Xung đếm t Q0 Q1 Q2 1 1 1 0 1 0 1 1 0 t t t Bảng trạng thái đếm Xung Q2 Q1 Q0 0 0 1 1 1 1 0 1 0 70 Đồ hình chuyển đổi trạng thái đếm 000 001 111 010 110 011 101 100 Để thiết kế đếm ta dung trigơ JK Bảng trạng thái hoạt động đếm Xung Trạng thái trigơ đếm Đếm Hiện Tiếp theo Trạng thái đầu vào kích trigơ đếm Q2 Q1 Q0 Q2' Q1' Q0' K2 J2 K1 J1 K0 J0 0 0 1 - - - 1 1 0 - - - 1 1 - - - 1 0 - - - 0 1 - - - 1 - 0 - - 0 - - - 1 0 0 - - 00 01 Tối giản hàm K2 Q2 J Q1Q0 00 X 1 01 x K  Q1.Q0 11 10 x X 0 Q2 Q1Q0 1 x x 11 10 0 x x J  Q1.Q0 71 K1 Q2 J1 Q1Q0 Q1Q0 00 01 11 10 Q2 x x 1 x x 00 01 11 10 x x 1 x x K1  Q0 J1  Q0 0 K0 0 J0 Q1Q0 Q2 00 01 11 10 x 1 x x 1 x Q1Q0 Q2 00 01 11 10 x x 1 x x J0  K0  Ta có phương trình trạng0 thái đếm nghich module 80 sau: K0  ; J  ; K1  Q0 ; J1  Q0 ; K  Q1.Q0 ; J  Q1.Q0 VCC Q0 Q2 Q1 J J Q J Q U4 Q C /Q K /Q K AND2 C /Q C K Xung vào Sơ đồ mạch logic lùi đồng 3.4 Bộ đếm không đồng 3.4.1 Bộ đếm tiến Bộ đếm tiến không đồng đếm mà ta ghép nối tiếp trigơ với , xung cần đếm đưa vào cách lối vào động ( cửa C ) 72 Trigơ đầu tiên, đầu trigơ trước nối với đầu vào đồng C trigơ cấp cao ( Qi nối với Ci 1 ) Hình 3.13: Sơ đồ đếm tiến không đồng - Xung xoá phải xuất tr-ớc dÃy xung đếm để thiết lập trạng thái ban đầu Q = Q1 = Q2 = Q3 = "0" - Để trạng thái trigơ lật đầu Q trigơ cấp thấp kề chuyển đổi từ "1" "0" đầu vào điều khiển trigơ phải nhận trị "1" (J=K=1) - Qua trigơ Fi thực chia đôi tần số dẫy xung vào - Để tạo đếm có dung l-ợng lớn ta cần tăng số trigơ (số bit) có t-ợng trễ tích luỹ dÃy xung vào dÃy xung làm giảm khả đếm nhanh số bít tăng dần, độ trễ tích luỹ chung tổng độ trễ trigơ tạo nên Đây nh-ợc điểm đếm nhị phân nối tiếp (không đồng bộ) 3.4.2 Thiết kế đếm lùi Giản đồ xung đếm: 73 Hình 3.14: Giản đồ xung đếm lựi Nguyên lý làm việc t-ơng tự nh- đếm nhị phân thuận, giá trị nhị phân đếm giảm dần có xung đ-a tới, đếm nhị phân ng-ợc nối tiếp mà trigơ đ-ợc xây dựng từ phần tử NAND ng-ời ta thực nèi Q i víi Ci+1 Bảng trạng thái đếm ngược: Số xung Trạng thái trigơ đếm F3 F2 F1 F0 0 0 1 1 1 1 vào 74 1 0 1 1 0 0 1 10 1 11 1 12 0 13 0 1 14 0 15 0 16 0 0 Hình 3.15: Bảng trạng thái đếm Hình 3.16: Sơ đồ mạch đếm lùi 3.5 Mạch đếm vòng 3.5.1 Đếm vòng Mạch đếm vịng có cấu trúc ghi dịch với đường tầng sau đưa đường vào tầng đầu Hình mạch đếm vòng bit dùng FF D 75 D0 SET Q0 C1 FF0 C0 CLR SET D1 Q0 Q1 C2 FF1 CLR D2 Q1 SET Q2 C3 FF2 CLR SET D3 Q3 FF3 Q2 CLR Q3 CLK CLR Hình 3.23: Mạch đếm vòng bit Nhưng để ý rằng, bật nguồn cho mạch đếm chạy, ta bit nằm đường tầng Do đó, cần phải xác lập liệu dịch chuyển ban đầu cho đếm Ta dùng đường Pr Cl để làm, dùng để đặt số đếm cho mạch đếm khác nói trước, giả sử trạng thái ban đầu 1000 ta reset tầng FF để đặt Q3 mức 1, tầng khác xố clear Giả sử ban đầu cho D0 = 1, đường vào tầng FF khác Bây cấp xung ck đồng ck lên cao, liệu 1000 dịch sang phải tầng Q = 1, đường khác Tiếp tục cho ck xuống thấp lần nữa, Q lên 1, đường khác Như sau nhịp xung ck Q lên đưa làm D0 = mạch thực xong chu trình Trạng thái đường mạch hình sau: CLK Q0 Q1 Q2 Q3 Hình 3.24 Dạng sóng minh hoạ mạch đếm vịng Hình cho thấy rằng, dạng sóng đường sóng vng, dịch vịng quanh, chu kì lệch chu kì xung vào Ck Số đếm 1, 2, 4, số xung vào (như bảng trạng thái đếm phía dưới) 76 Với số đếm từ tầng FF ta có mạch đếm mod Chỉ trạng thái tổng số 16 trạng thái có thể, điều làm giảm hiệu sử dụng mạch đếm vòng Nhưng có ưu điểm bật so với mạch đếm chia hệ không cần mạch giải mã cấu trúc mạch (vì thường trạng thái số đếm có bit 1) 3.5.2 Đếm Johnson (đếm vòng xoắn) D0 C0 SET Q0 C1 FF0 CLR D1 Q0 SET Q1 C2 FF1 CLR D2 Q1 SET Q2 C3 FF2 CLR D3 Q2 SET Q3 FF3 CLR Q3 CLK CLR Hình 3.25 Mạch đếm vịng xoắn Mạch đếm Johnson có chút thay đổi so với đếm vòng chỗ đường đảo tầng cuối đưa đường vào tầng đầu Hoạt động mạch giải thích tương tự Với n tầng FF đếm vịng xoắn cho 2n số đếm cịn coi mạch đếm mod 2n (đếm nhị phân cho phép đếm với chu kỳ đếm đến 2n) Như mạch đếm vòng xoắn bit Bảng bên cho thấy trạng thái đường hình minh hoạ cho số đếm Ta nạp trạng thái ban đầu cho mạch 1000 cách sử dụng đường Pr Cl giống Dạng sóng đường giống trên, nữa, cịn đối xứng mức thấp với mức cao chu kì 77 Q0 1 1 0 0 Q1 0 1 1 0 Q2 0 1 1 0 Q3 0 0 1 1 CLK Hình 3.26: Dạng sóng mạch đếm vịng xoắn 3.6 Bộ ghi dịch 3.6.1 Giới thiệu Ở phần trước ta biết đến loại FF Chúng lưu trữ (nhớ bit) có xung đồng bit truyền tới đường (đảo hay không đảo) Bây ta mắc nhiều FF nối tiếp lại với nhớ nhiều bit Các đường phần hoạt động theo xung nhịp Clock đưa đến đầu vào Có thể lấy đường tầng FF (gọi đường song song) hay tầng cuối (đường nối tiếp) Như mạch ghi lại liệu (nhớ) dịch chuyển (truyền) nên mạch gọi ghi dịch Ghi dịch có nhiều ứng dụng đặc biệt máy tính, tên nó: lưu trữ liệu dịch chuyển liệu ứng dụng bật 3.6.2 Cấu tạo Ghi dịch xây dựng từ FF khác cách mắc khác thường dùng FF D, chúng tích hợp sẵn IC gồm nhiều FF (tạo nên ghi dịch n bit) Hãy xem cấu tạo ghi dịch bit dùng FF D Data input D0 C0 SET Q0 C1 FF0 CLR D1 Q0 SET Q1 C2 FF1 CLR D2 Q1 SET Q2 C3 FF2 CLR D3 Q2 SET Q3 Data output FF3 CLR Q3 CLK CLR 78 Hình 3.27: Ghi dịch bit 3.6.2 Hoạt động Thanh ghi, trước hết xoá (áp xung CLEAR) để đặt đường Dữ liệu cần dịch chuyển đưa vào đường D tầng FF (FF0) Ở xung kích lên xung clock, có bit dịch chuyển từ trái sang phải, nối tiếp từ tầng qua tầng khác đưa đường Q tầng sau (FF3) Giả sử liệu đưa vào 1001, sau xung clock ta lấy bit LSB, sau xung clock ta lấy bit MSB Nếu tiếp tục có xung clock khơng đưa thêm liệu vào đường cịn (các FF reset: đặt lại hết Do ta phải ghim liệu lại Một cách làm sử dụng cổng AND, cổng OR cổng NOT hình Hình 3.28: Cho phép chốt liệu trước dịch Dữ liệu đưa vào ghi đường điều khiển R/W control mức cao (Write) Dữ liệu đưa đường điều khiển mức thấp (Read) 3.6.3 Một số ghi dịch thông dụng 3.6.3.1 Bộ ghi dịch vào nối tiếp song song Dữ liệu lấy đường Q tầng FF, chung nhịp clock nên liệu lấy lúc Q0 Data input D0 C0 SET Q0 D1 C1 FF0 CLR Q1 Q0 SET Q1 D2 C2 FF1 CLR Q2 Q1 SET Q2 D3 C3 FF2 CLR Q3 Q2 SET Q3 FF3 CLR Q3 CLK CLR 79 Hình 3.29: Mạch ghi dịch vào nối tiếp song song Bảng cho thấy làm liệu đưa tới đường tầng FF 3.6.3.2 Bộ ghi dịch vào song song nối tiếp Bây muốn đưa liệu vào song song (cịn gọi nạp song song) ta tận dụng đường vào không đồng Pr Cl FF để nạp liệu lúc vào F Mạch hoạt động bình thường nạp song song thấp nói Khi nạp song song WRITE = cho phép nạp ABCD đưa vào Pr Cl đặt xoá để Q0 = A, Q1 = B, … Xung ck đường vào tiếp khơng có tác dụng (vì sử dụng đường không đồng Pr Cl) Một cách khác không sử dụng chân Pr Cl minh hoạ hình đây.Các cổng nand thêm vào để nạp bit thấp D1, D2, D3 Đường WRITE/SHIFT dùng phép nạp (ở mức thấp) cho phép dịch (ở mức cao) Dữ liệu nạp dịch thực đồng mạch trước H3.2.4b Mạch ghi dịch nạp song song nối tiếp Với mạch hình 3.2.4b đường liệu nối tiếp, ta lấy liệu song song hình 3.2.5, Cấu trúc mạch khơng khác so với Dữ liệu đưa vào lúc lấy lúc (mạch tầng đệm hoạt động có xung ck tác động lên 80 Hình 3.2.5 Mạch ghi dịch vào song song song song Ghi dịch chiều Như thấy, mạch ghi dịch nói phần đưa liệu bên phải nên chúng thuộc loại ghi dịch phải Để dịch chuyển liệu ngược trở lại (dịch trái) ta việc cho liệu vào đường D tầng cuối cùng, đường Q đưa tới tầng kế tiếp, … Dữ liệu lấy tầng đầu Để dịch chuyển chiều, nối mạch hình đây: Hình 3.2.6 Mạch ghi dịch cho phép dịch chuyển chiều Với mạch trên, cổng NAND đường cho phép dịch chuyển liệu trái hay phải Bảng minh hoạ cho mạch trên: liệu dịch phải lần dịch trái lần Để ý thứ tự bit bị đảo ngược lại so với chúng 81 Hình 3.22: Sơ đồ ghi dịch đầu vào nối tiếp Trigơ JK nối kiểu Trigơ D - Khi lƯnh ghi nhËn trÞ "1" thông tin nhị phân D0 D7 đ-ợc ghi vào trigơ D (F0 F7), kết thúc lệnh ghi (nhận trị "0") thông tin nhị phân đ-ợc l-u trữ Khi có lệnh đọc (G nhận trị "1") cổng trạng thái đ-ợc mở, thông tin nhị phân đ-ợc gửi tới địa cần nhận Các thao tác ghi - đọc đ-ợc thực đồng thời với bit thông tin Ngoài ng-ời ta kết hợp ph-ơng pháp nối tiếp song song ghi dịch để sử dụng linh hoạt -u cách đồng thời tạo khả chuyển từ dÃy thông tin nối tiếp thành dạng song song ng-ợc lại Hình đ-a cấu trúc ghi dịch bit kiểu này, sử dụng trigơ D kết hợp với cổng logic phô 82 ... mạch logic sau: A 2 3 2 C B F(A, B, C, D) 3 D 2 1 3 Hình 1.26: Sơ đồ mạch logic dùng phần tử NOR hai đầu vào 15 Chương 2: Thiết kế mạch logic tổ hợp 2.1 Mạch logic Mạch logic mạch gồm phân tử logic. .. Một mạch logic dù đơn giản hay phức tạp kết đâu mạch nhận hai mức logic “ ” “ ” Vi dụ : Cho mạch logic sau : A 2 Z B C Hình 2.1: Mạch logic 2.2 Quy trình thiết kế Quy trình thiết kế mạch logic sau:... THIẾT KẾ MẠCH LOGIC Chương I: Đại số boole linh kiện điện tử số 1.1 Một s khỏi nim c bn - Biến logic: Đại l-ợng biểu diễn ký hiệu lấy giá trị "1" "0" - Hàm logic: Biểu diễn nhóm biến logic liên