Chương 6 Mạch tuần tự: Chốt và Flip-flop (Sequential circuit: Latches and Flip-flop) thuộc bài giảng nhập môn mạch số nhằm trình bày về các nội dung chính: S-R chốt (latch), D chốt 3. D Flip-flop, T Flip-flop, S-R Flip-flop, J-K Flip-flop, Scan Flip-flop.
NHẬP MÔN MẠCH SỐ CHƯƠNG – PHẦN Mạch tuần tự: Chốt Flip-flop (Sequential circuit: Latches and Flip-flop) Nội dung S-R chốt (latch) D chốt D Flip-flop T Flip-flop S-R Flip-flop J-K Flip-flop Scan Flip-flop S-R chốt (Set-Reset latch) S-R chốt dùng cổng NOR Mạch logic Ký hiệu Bảng chức S-R chốt dùng cổng NOR Ngõ vào thông thường S R chuyển từ mức xuống mức đồng thời S-R chốt dùng cổng NAND Bảng chức Mạch logic Ký hiệu S-R chốt với ngõ vào cho phép (Enable) Bảng chức Mạch logic Ký hiệu S-R chốt với ngõ vào cho phép (Enable) SR=11, C:10 Hoạt động S-R chốt D chốt (Data Latch) D chốt Mạch logic Ký hiệu Bảng chức - Loại bỏ hạn chế S-R chốt mà S R chuyển từ xuống đồng thời - Ngõ vào điều khiển C gọi ngõ vào cho phép (enable) - Khi C tích cực, Q = D chốt mở/trong suốt (transparent latch) C khơng tích cực, Q giữ giá trị trước chốt đóng (close latch) T Flip-flop với ngõ vào cho phép T-FF với ngõ vào cho phép En thiết kế từ D-FF Ký hiệu Hoạt động T-FF tích cực cạnh lên T ngõ vào cho phép En (Enable) tích cực mức cao - Flip-flop thay đổi trạng thái cạnh lên xung T ngõ vào cho phép EN (enable) tích cực T Flip-flop với ngõ vào điều khiển xung Clock Ký hiệu Hoạt động T-FF tích cực cạnh lên xung Clock Bảng chức - Flip-flop thay đổi trạng thái cạnh lên xung Clock (CLK) ngõ vào cho phép EN (enable) ngõ vào T tích cực S-R (Set-Reset) Flip-flop S-R flip-flop dạng Chủ-Tớ (Master-Slave S-R flip-flop ) Bảng chức Mạch logic Ký hiệu -Khơng có ký hiệu dấu > chân C (dynamic-input indicator) FF khơng thật kích cạnh -Ký hiệu trì hỗn ngõ (postponedoutput indicator) tín hiệu ngõ khơng đổi ngõ vào C xuống mức - Flip-flop thay đổi giá trị ngõ Q có cạnh xuống ngõ vào điều khiển C - Tuy nhiên, giá trị ngõ Q thay đổi không phu thuộc vào cạnh xuống ngõ vào C mà suốt thời gian ngõ vào C trước Giá trị ngõ Q FF có cạnh xuống xung C phụ thuộc vào giá trị ngõ chốt Chủ (Master latch) ngõ vào C trước S-R flip-flop dạng Chủ-Tớ (Master-Slave S-R flip-flop ) Mạch logic Bảng chức Hoạt động S-R FF dạng Chủ-Tớ S-R flip-flop kích cạnh lên (Positive-edge-triggered S-R flip-flop ) CLK Ký hiệu Hoạt động S-R FF kích cạnh lên Bảng chức J-K Flip-Flop J-K flip-flop dạng Chủ-Tớ (Master-Slave J-K flip-flop) Mạch logic Ký hiệu -Dấu > ngõ vào C (dynamicinput indicator) không sử dụng -Ký hiệu trì hỗn ngõ (postponed-output indicator) sử dụng Bảng chức - Ngõ vào J K J-K FF có chức tương tự với ngõ vào S R S-R FF - Tuy nhiên, khác với S-R FF, J-K FF giải vấn đề J K tích cực đồng thời J-K flip-flop dạng Chủ-Tớ (Master-Slave J-K flip-flop) Mạch logic Bảng chức Hoạt động J-K FF dạng Chủ-Tớ J-K flip-flop kích cạnh lên (Edge-triggered J-K flip-flop) J-K FF kích cạnh lên thiết kế thừ D-FF kích cạnh lên Bảng chức Ký hiệu Hoạt động J-K FF kích cạnh lên Scan Flip-Flop Scan flip-flop Chế độ bình thường Chế độ kiểm tra D-FF kích cạnh lên có chế độ Scan Bảng chức Ký hiệu Scan flip-flop Một chuỗi FFs hoạt động chế độ Scan - Một tính quan trọng FF chế tạo mức ASIC khả Scan (khả kiểm tra) Các ngõ vào phụ (TI, TE, TO) kết nối đến tất FF theo chuỗi Scan để phục vụ cho mục đích kiểm tra - Trong chế độ kiểm tra (testing mode), chuỗi liệu kiểm tra (test pattern) đưa vào FF thay cho chuỗi liệu thông thường - Sau test pattern đưa vào FF, FF quay trở lại chế độ hoạt động bình thường (normal mode) - Sau hay nhiều cạnh lên xung Clock, FF quay lại chế độ kiểm tra kết kiểm tra xuất ngõ FF Ghi • Khi nguồn điện đưa vào Flip-flop (FF), ngõ vào PRESET CLEAR khơng tích cực giá trị ngõ FF rơi vào trạng thái không xác định (hoặc 1) • Để khởi tạo cho FF giá trị mong muốn ban đầu, phải tích cực ngõ vào PRESET (nếu muốn ngõ 1) CLEAR (nếu muốn ngõ 0) Thảo luận? ... vào C trước S-R flip-flop dạng Chủ-Tớ (Master-Slave S-R flip-flop ) Mạch logic Bảng chức Hoạt động S-R FF dạng Chủ-Tớ S-R flip-flop kích cạnh lên (Positive-edge-triggered S-R flip-flop ) CLK Ký... dạng Chủ-Tớ (Master-Slave J-K flip-flop) Mạch logic Bảng chức Hoạt động J-K FF dạng Chủ-Tớ J-K flip-flop kích cạnh lên (Edge-triggered J-K flip-flop) J-K FF kích cạnh lên thiết kế thừ D-FF kích... Hoạt động S-R FF kích cạnh lên Bảng chức J-K Flip-Flop J-K flip-flop dạng Chủ-Tớ (Master-Slave J-K flip-flop) Mạch logic Ký hiệu -Dấu > ngõ vào C (dynamicinput indicator) không sử dụng -Ký hiệu