THÔNG TIN TÀI LIỆU
MỤC LỤC i MỤC LỤC Trang MỤC LỤC i DANH MỤC CÁC KÝ HIỆU VÀ CHỮ VIẾT TẮT iii DANH MỤC CÁC BẢNG iv DANH MỤC CÁC HÌNH ẢNH, ĐỒ THỊ v GIỚI THIỆU CHUNG 1 TỔNG QUAN 1.1 Khái quát câu chuyện graphene 1.2 Một số kiến thức tảng 12 1.2.1 Lai hóa sp2 kiểu liên kết σ π 12 1.2.2 Cấu trúc mạng tinh thể graphene 13 1.2.3 Các tính chất đối xứng mạng tinh thể graphene 15 1.2.4 Cấu trúc vùng lượng điện tử 15 1.2.5 Hệ thức tán sắc trạng thái lượng thấp - mơ hình Dirac 18 1.2.6 Hàm sóng trạng thái kích thích lượng thấp 20 1.2.7 Mật độ trạng thái điện tử 21 1.2.8 Bài toán cấu trúc vùng lượng điện tử dải nano graphene (graphene nanoribbons) 22 1.2.8.1 Dải nano graphene biên zigzag 23 1.2.8.2 Dải nano graphene biên armchair (tay vịn) 25 1.2.8.3 Gói (package) phần mềm mô cấu trúc vùng lượng điện tử dải nano graphene 28 1.3 Ứng dụng graphene ứng dụng điện tử quang điện tử 30 CẤU TRÚC ĐIỆN TỬ VÀ TÍNH CHẤT QUANG CỦA SIÊU MẠNG GRAPHENE 38 2.1 Giới thiệu 38 2.2 Mơ hình lý thuyết phương pháp tính 41 2.2.1 Tính tốn cấu trúc vùng lượng 41 2.2.2 Tính tốn đặc trưng hấp thụ quang 45 2.3 Kết thảo luận 52 2.3.1 Tính chất điện tử GSLs: định xứ kỳ lạ số trạng thái điện tử 52 2.3.2 Tính chất quang cấu trúc GSLs: suy giảm độ dẫn quang miền lượng photon (0,Ub) phụ thuộc vào trạng thái phân cực photon 61 2.4 Kết luận chương 67 ii MỤC LỤC SỰ TRUYỀN DẪN ĐIỆN TỬ QUA BỀ MẶT TIẾP XÚC KIM LOẠI-GRAPHENE 69 3.1 Giới thiệu 69 3.2 Mơ hình lý thuyết tính tốn 72 3.3 Kết thảo luận 76 3.4 Kết luận chương 80 MÔ PHỎNG LINH KIỆN GFETs 81 4.1 Giới thiệu 81 4.2 Cấu trúc linh kiện, mơ hình phương pháp mô 81 4.2.1 Cấu trúc GFETs nghiên cứu 81 4.2.2 Phương pháp mô 83 4.2.2.1 Packages OPEDEVS: Module GFET 83 4.2.2.2 Kiến thức tảng module GFETs 83 4.2.2.3 Phát triển module GFETs cho đối tượng nghiên cứu 89 4.3 Kết thảo luận 92 4.3.1 Thế tĩnh điện phân bố hạt tải 92 4.3.2 Đặc trưng truyền dẫn GFETs 95 4.4 Kết luận chương 100 KẾT LUẬN VÀ KIẾN NGHỊ 101 TÀI LIỆU THAM KHẢO 103 DANH MỤC CÁC CƠNG TRÌNH ĐÃ CƠNG BỐ CỦA LUẬN ÁN 113 PHỤ LỤC 114 Phụ lục Bảng ma trận Hamiltonian GSLs 114 Phụ lục Bảng ma trận vận tốc GSLs 116 Phụ lục Cách sử dụng module GFETs 120 DANH MỤC CÁC KÝ HIỆU VÀ CHỮ VIẾT TẮT iii DANH MỤC CÁC KÝ HIỆU VÀ CHỮ VIẾT TẮT GSLs : Siêu mạng graphene (Graphene superlatices) GFETs : Transistor hiệu ứng trường kênh dẫn làm vật liệu graphene (Graphene-based Field-Effect Transistors) MOSFET : Kim loại-Oxit-Bán dẫn transistor hiệu ứng trường silicon (MetalOxide-Semiconductor Field-Effect Transistors) NEGF : Hàm Green không cân (Non-Equilibrium Green's Functions) iv DANH MỤC CÁC BẢNG DANH MỤC CÁC BẢNG Trang Bảng 3.1 Giá trị ước tính cho thơng số mơ hình điện trở suất/độ dẫn điện vài tổ hợp M-G 77 Bảng 4.1 Số liệu dòng cực tiểu dịng cực đại cho mẫu GFETs cho Hình 4.9 97 DANH MỤC CÁC HÌNH ẢNH, ĐỒ THỊ v DANH MỤC CÁC HÌNH ẢNH, ĐỒ THỊ Trang Hình M Một số cấu hình cacbon Hình M A Geim, cha đẻ graphene Hình 1.1 Hiệu ứng trường vài lớp graphene [69] Hình 1.2 Quan sát thực nghiệm hiệu ứng Hall lượng tử dị thường graphene [70] Hình 1.3 Ảnh TEM độ phân giải cao mẫu graphene [52] 12 Hình 1.4 Sự lai hóa sp2 graphene; (a) Sự hình thành lai hóa orbital ngun tử, (b) Cấu trúc orbital sau lai hóa Orbital π (hồng) vng góc với mặt phẳng chứa ba orbital σ (vàng cam)[53] 13 Hình 1.5 Liên kết σ liên kết π graphene; (a) Mơ hình liên kết σ, (b) Mơ hình liên kết π, (c) Liên kết σ graphene, orbital σ nằm mặt phẳng mạng, (d) Liên kết π graphene, orbital π vng góc với mặt phẳng mạng [54] 13 Hình 1.6 Mơ hình mạng tinh thể graphene 14 Hình 1.7 Cấu trúc mạng đảo graphene vùng Brillouin 14 Hình 1.8 Sự đối xứng mạng tinh thể graphene 15 Hình 1.9 Liên kết lân cận mạng tinh thể graphene 16 Hình 1.10 Cấu trúc vùng lượng graphene vùng Brillouin I; a) Đồ thị không gian chiều, b) Đồ thị contour chiếu lên mặt phẳng (kx,ky), c) Đồ thị theo hướng đặc biệt 18 Hình 1.11 Hàm mật độ trạng thái điện tử 22 Hình 1.12 Dải nano graphene biên zigzag 23 Hình 1.13 Dải nano graphene biên armchair 25 Hình 1.14 Giao diện packages tính tốn cấu trúc vùng lượng điện tử dải nano graphene 28 Hình 1.15 Kết hiển thị packages với đầu vào tương ứng: a) mono layer biên zigzag, b) mono layer biên armchair, c) bilayer biên zigzag, d) bilayer biên armchair 29 Hình 1.16 Chức vẽ lại mẫu graphene tính tốn 29 Hình 1.17 Một cấu trúc transistor hiệu ứng trường thông thường (MOSFET) [34] 30 Hình 1.18 Một số mơ hình linh kiện graphene [34] 31 Hình 1.19 Đặc trưng truyền dẫn MOSFET điển hình dùng graphene kích thước lớn [34] MOSFET ứng với trường hợp sử dụng graphene từ phương pháp bóc tách hay mọc kim loại, MOSFET ứng với trường vi DANH MỤC CÁC HÌNH ẢNH, ĐỒ THỊ hợp sử dụng graphene từ phương pháp epitaxy 32 Hình 1.20 Đặc tuyến Von-Ampe MOSFET graphene [116] (a): MOSFET sử dụng graphene từ phương pháp bóc tách, (c): MOSFET sử dụng graphene từ phương pháp epytaxy 33 Hình 1.21 Mơ hình linh kiện GFETs nghiên cứu mơ nhóm J Chauhan [68] 34 Hình 1.22 Quy trình chế tạo GFETs với điện cực cổng làm dây nano GaN [82] Hình f) minh họa hình thành lớp tiếp xúc Schottky bề mặt tiếp xúc grapheme-GaN 36 Hình 2.1 Hình ảnh mơ tả cấu trúc GSLs a) Minh họa cấu trúc GSLs, b) Hình dạng hàm tĩnh điện gây điện cực hình dạng sở A-GSL Z-GSL chu kỳ thế, c) vùng Brillouin thứ A-GSL với hai điểm K 40 Hình 2.2 Ơ đơn vị cấu trúc GSLs, a) A-GSLs, b) Z-GSLs 41 Hình 2.3 Vùng Brillouin I cấu trúc GSLs, a) A-GSLs, b)Z-GSLs 53 Hình 2.4 Toàn cấu trúc vùng lượng mẫu GSLs a) AGSLs, b) Z-GSLs, c) phần phóng to lân cận điểm K A-GSLs, d) phần phóng to lân cân điểm K Z-GSLs 54 Hình 2.5 Cấu trúc vùng lượng A-GSLs với N = 2N1 = 30, a) Ub = eV, b) Ub = U0, c) Ub = 2U0, d) Ub = 3U0 55 Hình 2.6 Cấu trúc vùng lượng Z-GSLs với N = 2N1 = 40, a) Ub = eV, b) Ub = 2U0, c) Ub = 4U0, d) Ub = 6U0 55 Hình 2.7 Biểu đồ xác suất tìm thấy điện tử pz chu kỳ hàm thế, mật độ xác xuất Pn(ky,x) với kx = n = 1, 2, 57 Hình 2.8 Kiểm tra hàm sóng GSLs vùng khác tương ứng với số vector sóng mức lượng khác 57 Hình 2.9 Sự thay đổi đường cong tán sắc, a) dọc theo phương ky, b) dọc theo phương kx, minh họa việc ghim lại số mặt lượng A-GSLs 58 Hình 2.10 Minh họa hình thành hình nón Dirac cấu trúc điện tử A-GSLs 59 Hình 2.11 Mật độ trạng thái điện tử pz GSLs Hình nhỏ thu nhỏ DOS vùng lượng cỡ eV cho thấy với nhiều đỉnh DOS trường hợp GSLs phản ánh đặc tính topo bề mặt lượng phạm vi lượng thay đổi 60 Hình 2.12 Độ dẫn quang GSLs graphene 62 Hình 2.13 Sự suy giảm độ dẫn quang graphene bị "pha tạp" phạm vi lượng photon (0, 2EF), vơi EF lượng Fermi Sơ đồ minh họa chế ngăn chặn q trình chuyển ngoại dải điện tử có tên gọi khóa Pauli 63 Hình 2.14 So sánh phần tử ma trận chuyển quang graphene (các đường cong màu đỏ) GSLs 64 DANH MỤC CÁC HÌNH ẢNH, ĐỒ THỊ vii Hình 2.15 Phân tích đóng góp q trình chuyển quang từ vùng lượng khác vùng hóa trị nhảy lên vùng dẫn vào độ dẫn quang tổng cộng 65 Hình 2.16 Minh chứng cho chuyển mức trội điện tử pz từ vùng hóa trị lên vùng dẫn 66 Hình 2.17 Sơ đồ minh họa mơ hình hiệu dụng giải thích hành vi độ dẫn quang GSLs 67 Hình 3.1 Phương pháp đo để đánh giá ảnh hưởng kim loại lên graphene nhóm Huard 70 Hình 3.2 Xem xét điện trở tiếp xúc M-G theo kiểu lớp chuyển tiếp n-p 71 Hình 3.3 Cấu trúc kim loại - graphene - kim loại (M-G-M) 72 Hình 3.4 Graphene tiếp xúc bề mặt với mặt (1 1) kim loại mạng lập phương tâm mặt với ô đơn vị graphene chứa nguyên tử (Cu-FCC) 74 Hình 3.5 Graphene tiếp xúc bề mặt với mặt (1 1) kim loại mạng lập phương tâm mặt với ô đơn vị graphene chứa nguyên tử (Ag, Al, Ir, Pt, Au-FCC) 74 Hình 3.6 Graphene tiếp xúc bề mặt với mặt (0 0 1)của kim loại mạng lục giác xếp chặt với ô đơn vị graphene chứa nguyên tử (Co-HPC) 74 Hình 3.7 Graphene tiếp xúc bề mặt với mặt (0 0 1)của kim loại mạng lục giác xếp chặt với ô đơn vị graphene chứa nguyên tử (Cd, Ru, TiHPC) 74 Hình 3.8 Cấu trúc vùng điện tử pz-DOS (a, b) tổ hợp G-Cu và, (c, d) tổ hợp G-Ti, tính cách sử dụng code VASP4.6 (đường cong màu xanh) mơ hình đề xuất (đường cong màu đỏ) 76 Hình 3.9 Đặc trưng von-ampe tổ hợp (a, f) Cu-G-Cu, (b, g) Au-G-Au, (c, h) Pt-G-Pt, (d, i) Pd-G-Pd, (e, j) Ti-G-Ti Năm đồ thị kết việc tính tốn việc sử dụng giá trị t pz s t pz d cho Bảng 3.1 năm đồ thị bên tính việc sử dụng giá trị nhỏ bậc 78 Hình 3.10 Hình ảnh xác suất truyền qua hàm vector sóng k lượng E với giá trị khác điện áp hai tổ hợp: Cu-G-Cu (bốn hình trên) Pd-G-Pd (bốn hình dưới) 79 Hình 4.1 Mặt cắt ngang sơ đồ ngun lý mơ hình GFETs nghiên cứu 82 Hình 4.2 Dạng linh kiện GFETs cụ thể gói OPEDEVS TS Đỗ Vân Nam phát triển 89 Hình 4.3 Sơ đồ thuật tốn q trình giải hai phương trình (4.6) (4.7) 90 Hình 4.4 Miền không gian linh kiện GFETs nghiên cứu 90 Hình 4.5 Thế tĩnh điện mật độ hạt tải cấu trúc GFETs có chiều dài kênh dẫn Lc = 60nm, Re Σ G-M = -0.1eV VDS = 0.0V 93 Hình 4.6 Thế tĩnh điện mật độ hạt tải cấu trúc GFETs có viii DANH MỤC CÁC HÌNH ẢNH, ĐỒ THỊ chiều dài kênh dẫn Lc = 60nm, Re Σ G-M = -0.1eV VDS = 0.2V 94 Hình 4.7 Độ dẫn G số mẫu GFETs phụ thuộc vào VGS với hai trường hợp khác Re ΣG-M liên quan đến ảnh hưởng điện cực kim loại 95 Hình 4.8 Độ dẫn G thực nghiệm nghiên cứu nhóm Lei Liao với Lc = 50-100nm 95 Hình 4.9 Đặc trưng IDS-VGS số mẫu GFETs 97 Hình 4.10 Đặc trưng IDS-VGS theo đo đạc thực nghiệm nhóm Lei Liao với Lc = 50-100nm 97 Hình 4.11 Đặc trưng IDS-VDS mẫu GFETs với LC = 40nm số giá trị VGS, a) kết tính tốn, b) kết thực nghiệm nhóm Lei Liao 98 Hình 4.12 Độ dẫn G mẫu GFETs phụ thuộc vào VGS với ảnh hưởng phần ảo = Im Σ G-M liên quan đến ảnh hưởng điện cực kim loại 99 Hình 4.13 Đặc trưng IDS-VGS mẫu GFETs với ảnh hưởng phần ảo = Im Σ G-M liên quan đến ảnh hưởng điện cực kim loại 99 Hình 4.14 Quy trình thực module GFET packages OPEDEVS 120 Hình 4.15 Một ví dụ cấu trúc hình học linh kiện GFETs nghiên cứu 121 GIỚI THIỆU CHUNG GIỚI THIỆU CHUNG Lý chọn đề tài khái quát luận án Sự phát triển mạnh mẽ nhiều lĩnh vực khoa học kỹ thuật/công nghệ, lĩnh vực điện tử công nghệ thông tin, làm cho đời sống xã hội tồn cầu có nhiều diện mạo Có thể nói, sản phẩm điện tử có mặt khắp nơi với giá thành rẻ, nhỏ gọn lại có nhiều chức Về mặt cơng nghệ, lý dẫn đến thành nhờ thành cơng việc phát triển mạch tích hợp (Integrated Circuit - IC) số lượng lớn linh kiện (ví dụ transistor, diot) tích hợp cách tối ưu Như biết, transistor hoạt động theo nguyên lý trường (chẳng hạn linh kiện MOSFET - Metal Oxide Semiconductor Field-Effect Transistor) sử dụng từ sớm, ngành công nghiệp điện tử bán dẫn thực đạt bước triển nhảy vọt thiết bị với tên gọi CMOS (Complementary Metal-Oxide-Semiconductor) phát minh Về bản, CMOS xem mạch tích hợp đơn giản bao gồm hai linh kiện MOSFET, với với kênh dẫn loại p với kênh dẫn loại n, kết nối với hoạt động theo cách bù trừ, bổ trợ cho (khi p-MOSFET hoạt động n-MOSFET đóng, ngược lại) Hoạt động mạch CMOS thực tạo hệ thống đóng-mở hiệu (tiêu tốn lượng) trở thành yếu tố vật lý thiết bị điện tử Có thể nói động lực thúc đẩy việc phát triển mạch tích hợp dựa ba yếu tố bản: i) nhu cầu gia tăng chức hệ thống, ii) nâng cao lực lưu trữ thông tin, iii) tối ưu nâng cao tốc độ xử lý Giải pháp thu nhỏ kích thước linh kiện tảng (cho đến nay) xem thích hợp để đáp ứng đồng thời ba nhu cầu Thực tế cho thấy, giải pháp cho phép nâng cao mật độ linh kiện mạch IC mà làm tăng tốc độ hoạt động thiết bị Sự phát triển lĩnh vực điện tử-bán dẫn thông qua việc thu nhỏ kích thước linh kiện MOSFET phản ánh rõ nét thơng qua gọi “định luật Moore” (ghi nhận qua báo Moore viết cho tạp chí Electronics Magazine số ngày 19 tháng năm 1965 nhân kỷ niệm 35 năm đời tạp chí này) diễn tả tốc độ tích hợp linh kiện mạch IC: “Số lượng transistor đơn vị inch vuông tăng lên gấp đôi sau năm." (1 inch vuông xấp xỉ 6,45 cm²) Thực tế tốc độ gia tăng khơng hồn tồn xác mà có thay đổi song phản ánh tinh thần phát biểu (chẳng hạn, năm 2000 chu kỳ phát triển sửa lại 18 tháng) Sự đắn đến tài tình nhận xét từ đời đến không phán ánh thành đạt mà mục tiêu phấn đấu nhà công nghiệp nhà khoa học việc xác định đối tượng nghiên cứu giới hạn công nghiệp thời Vào năm đầu kỷ 21, “định luật Moore” tỏ nghiệm đúng, nhiều vấn đề thách thức nảy sinh từ lâu, đặc biệt mà hàng tỷ transistors tích hợp thành cơng IC Tuy nhiên, ngành công nghiệp điện tử bán dẫn dần thay đổi trọng tâm sang lĩnh vực nâng cao hiệu sử dụng lượng tất cấp độ Vấn đề đặt thời kỳ tìm cách khai thác hiệu khả tích hợp transistor để tiếp tục cải thiện vấn đề hiệu nằm phạm vi cho phép mặt công suất tiêu thụ lượng Để tiếp tục tăng hiệu hoạt động linh kiện điện tử bán dẫn phải giải phóng nhanh chóng lượng nhiệt sinh rõ ràng chuyển đổi khó vấn đề sử dụng GIỚI THIỆU CHUNG lượng công suất làm việc Các linh kiện điện tử với công nghệ 22 nm Intel đưa vào sản xuất Khác với cơng nghệ phẳng trước đó, nghĩa kênh dẫn điện transistor điều khiển điện cực cổng phẳng, công nghệ 22 nm sử dụng đột phá gọi công nghệ 3D Đây kết nghiên cứu trước lĩnh vực vật lý linh kiện, kênh dẫn dây lượng tử (quantum wires) điều khiển điện cực cổng hình chữ Ω (omega-gate) bao quanh chu vi kênh dẫn [49] Tuy nhiên, có điều chắn tiếp tục kéo dài xu hướng thu nhỏ kích thước linh kiện cách liên tục mãi Về mặt vật lý, kích thước cấu trúc MOSFET đạt đến giới hạn đó, hiệu ứng lượng tử hiệu ứng giam cầm lượng tử, hiệu ứng chui ngầm lượng tử, hiệu ứng kết hợp pha lượng tử, hiệu ứng dính lứu lượng tử, … trở nên trội chí quy định hoạt động cấu trúc linh kiện Điều vấn đề then chốt mà nhà vật lý kỹ thuật lo ngại tiếp tục giảm kích thước linh kiện bán dẫn Thực tế, trình phát triển theo xu hướng thu nhỏ kích thước linh kiện người ta nhận thấy số vấn đề liên quan đến biểu độ tin cậy linh kiện đề cập đến thông qua khái niệm “hiệu ứng kênh dẫn ngắn” (short channel effects) Tuy nhiên, theo lý thuyết scaling Robert Dennard đưa vào năm 1974 giảm thiểu tác động hiệu ứng kênh dẫn ngắn đồng thời giảm chiều dài độ dày kênh dẫn sử dụng loại vật liệu làm kênh dẫn có độ linh động điện tử cao Và vậy, diễn hai xu hướng nghiên cứu là: i) tìm kiếm khai thác loại vật liệu tiên tiến có ổn định cấu trúc có độ linh động điện tử lớn; ii) tìm tịi thiết kế cấu trúc linh kiện mà khai thác sử dụng hiệu ứng vật lý xuất cấu trúc thấp chiều Với hướng nghiên thứ nhất, nghĩa tìm kiếm loại vật liệu mới, năm 90 kỷ trước với việc phát ống cacbon nano (Carbon nanotubes) người ta cho cacbon, nguyên tố tảng sống, giúp giải vấn đề mà công nghệ thời gặp phải, khai sinh hệ cơng nghệ [41,101] Hình M Một số cấu hình cacbon a) Kim cương, b) Than chì, c)Lonsdaleite, d) C60, e) C540, f) C70, g) Amorphous cacbon, h) Ống nano cacbon đơn tường, k) Graphene hình thành cấu trúc nano khác từ graphene [5] Hiện người ta biết đến nhiều dạng hình thù mà nguyên tố carbon tồn TÀI LIỆU THAM KHẢO 111 Metals on Graphene: Interactions, Growth Morphology, and Thermal Stability Crystals, 3, pp.79-111 141.Y Meir and N S Wingreen (1992) Landauer formula for the current through an interacting electron region Phys Rev Lett., 68, 2512 142.Y Gamo, A Nagashima, M Wakabayashi, M Terai, and C Oshima (1997) Atomic structure of monolayer graphite formed on Ni(111) Surf.Sci., 374, 61 143.Y B Zhang, J P Small, W V Pontius, and P Kim (2005) Fabrication and electricfield-dependent transport measurements of mesoscopic graphite devices Appl Phys Lett., 86, 073104 144.Y M Blanter and I Martin (2007) Transport through normal-metal-graphene contacts Phys Rev B, 76, 155433 145.Y C Huang, M F Lin, and C P Chang (2008) Landau levels and magneto-optical properties of graphene ribbons J Appl Phys., 103, 073709 146.Y H Chiu, J H Ho, C P Chang, D S Chuu, and M F Lin (2008) Low-frequency magneto-optical excitations of a graphene monolayer: Peierls tight-binding model and gradient approximation calculation Phys.Rev., B, 78, 245411 147.Y M Lin, K A Jenkins, A Valdes-Garcia, J P Small, D B Farmer, and Ph Avouris (2009) Operation of Graphene Transistors at Gigahertz Frequencies Nano Lett., 9, pp.422-426 148.Y H Chiu, Y C Ou, Y Y Liao, and M F Lin (2010) Optical-absorption spectra of single-layer graphene in a periodic magnetic field J Vac Sci Technol., B, 28(2), pp 1071-1023 149.Y M Lin, C Dimitrakopoulos, K A Jenkins, D B Farmer, H Y Chiu, A Grill, and Ph Avouris (2010) 100-GHz transistors from wafer-scale epitaxial graphene Science, 327, pp.662 150.Y Iyechika (2010) Application of Graphene to High-Speed Transistors: Expectations and Challenges Quarterly Review, 37, 76 151.Y.Q Wu, Y M Lin, K A Jenkins, J A Ott, C Dimitrakopoulos, D B Farmer, F Xia, A Grill, D A Antoniadis, and Ph Avouris (2010) RF performance of short channel graphene field-effect transistor Tech Dig Int Electron Device Meeting (IEDM), pp.226-228 152.Y Hancock (2011) The 2010 Nobel Prize in physics—ground-breaking experiments on graphene J Phys D: Appl Phys., 44, 473001 153.Y.-H Lee, Y.-J Kim, and J.-H Lee (2011) Vertical conduction behavior through atomic graphene device under transverse electric field Appl Phys Lett., 98, 133112 154.Y M Xiao, W Xu, F M Peeters (2014) Infrared to terahertz absorption window in mono- and multi-layer graphene systems Optics Communications, 328, pp.135-142 155.Z Q Li, E A Henriksen, Z Jiang, Z Hao, M C Martin, P Kim, H L Stormer, and D N Basov (2008) Dirac charge dynamics in graphene by infrared spectroscopy Nat Phys., 4, pp.532 – 535 156.Z F Wang, Q Li, Q W Shi, X Wang, J Yang, J G Hou, and J Chen (2008) Chiral selective tunneling induced negative differential resistance in zigzag graphene nanoribbon: A theoretical study Appl Phys Lett., 92, 133114 112 TÀI LIỆU THAM KHẢO 157.Z Chen, J Appenzeller (2008) Mobility extraction and quantum capacitance impact in high performance graphene field-effect transistor devices IEEE IEDM Technical Digest, pp.509-512 DANH MỤC CÁC CÔNG TRÌNH ĐÃ CƠNG BỐ CỦA LUẬN ÁN 113 DANH MỤC CÁC CƠNG TRÌNH ĐÃ CƠNG BỐ CỦA LUẬN ÁN V Nam Do and H Anh Le (2012) Transport characteristics of graphene-metal interfaces Appl Phys Lett., 101, 161605 H Anh Le, D Chien Nguyen and V Nam Do (2014) Anomalous confined electron states in graphene superlattices Appl Phys Lett., 105, 013512 H Anh Le, S Ta Ho, D Chien Nguyen and V Nam Do (2014) Optical properties of graphene superlattices J Phys.: Condens Matter, 26, 405304 (10pp) 114 PHỤ LỤC PHỤ LỤC Phụ lục Bảng ma trận Hamiltonian GSLs A-GSLs: a1 k b1 k c1 k d1 k a2 k b2 k c2 k d 2 k a3 k b3 k c3 k d3 k a1 k b1 k c1 k U1a k* k b k d1 k a2 k x k c2 k U1c k* k U1d x k* x a k* k U 2b U k d2 k a3 k x k* x c k* k U 2d U k b3 k c3 k d3 k aN 1 k bN 1 k cN 1 k x k* x a k* k U 3b k* k U 3c k* k U 3d k* k U Na 1 k* k U Nb 1 U x x x x k d N 1 k x k* x U c N 1 k aN k k* U Nd 1 k bN k cN k x k* x a N k* k U Nb U k k* x x * kx k b2 k dN k U aN 1 k bN 1 k cN 1 k d N 1 k aN k bN k cN k d N k x k* x c N k* k U Nd U PHỤ LỤC 115 Z-GSLs: a1 k b1 k a1 k U1a k k* b1 k k* k U1b x x y c1 k d1 k d1 k d 2 k a3 k b3 k c3 k d 3 k U x x aN k y U k k a x k y * k2 ky U 2c ky k k x x x k* k* x y U y k* k d x k a x k* k y x k x y k2 * k2 k* k* y x ky U 3c k* k* k k U 3d ky x y y * ky b U * ky d3 k y * U k k x y y k* k x U k k x cN 1 k a N 1 k * kx y k x y k x U ky * ky y k2 * ky b N 1 * ky d N 1 k y * aN 1 k bN 1 k k* k* y x * U Nc 1 k* k* k k d N 1 x y x U y k* k x U k k x cN k y y x x x k k a N k* k k * kx y ky * ky bN k y k* k* y a3 k c3 k y y * ky b U * ky ky b3 k d N k x * kx y x cN k k k* d k bN k y x d2 k d N k d N 1 k * ky * kx cN 1 k k k * kx c k k * kx bN 1 k y ky c2 k aN k aN 1 k * U x c2 k k2 * k k b2 k k* k* y a2 k b2 k a2 k k2 y ky c1 k y ky * k2 y b N ky U Nc U * ky y * ky ky k k x * k* k* x y U y d N 116 PHỤ LỤC Phụ lục Bảng ma trận vận tốc GSLs A-GSLs: - vˆxAGSL k a1 k a1 k b1 k c1 k d1 k a2 k b2 k c2 k d 2 k a3 k b3 k c3 k d3 k aN 1 k bN 1 k cN 1 k d N 1 k aN k bN k cN k k*x * k * k x d1 k k* k*x k * a2 k * k x b2 k k* k*x * k c2 k * k x d2 k k* k*x k * a3 k * k x b3 k k* k*x * k c3 k 2 kx k* * d3 k k*x * k aN 1 k * k x bN 1 k k* k*x * k cN 1 k 2 kx k* * d N 1 k k*x * k aN k * k x bN k k* k*x * k cN k 2 kx k* * k*x d N k * k x k* c1 k d N k b1 k * k PHỤ LỤC 117 - vˆ yAGSL k a1 k a1 k b1 k b1 k c1 k a2 k c2 k a3 k c3 k aN 1 k cN 1 k aN k cN k k* k k* k k* k k* k k* k cN k d N k d N k k aN k bN k bN k k* cN 1 k d N 1 k d N 1 k k aN 1 k bN 1 k bN 1 k k* c3 k d3 k d3 k k a3 k b3 k b3 k k* c2 k d2 k d 2 k k a2 k b2 k b2 k k* c1 k d1 k d1 k k* k 118 PHỤ LỤC Z-GSLs: - vˆxZ GSL k a1 k a1 k b1 k b1 k c1 k d1 k a2 k * k k* x k* k x x d 2 k a3 k b3 k c3 k d3 k aN 1 k d N 1 k bN k d N k k k x x k * kx y k * x k * * kx y c2 k k* k* x y y k* k* y x d2 k * k k x y k* k y x a3 k y * k k* x b3 k k k k * x c3 k * kx y k* k* y x x y y * k k* k* k* y x d3 k k k y k* k * x y x aN 1 k y * k k* x bN 1 k k k k * x cN 1 k y y * ky * k k* x y * k k* * * kx y k* k* y x x y y * k k* k* k* y x d N 1 k k k y k* k * x y x k* k* x cN k y x k k aN k * ky a2 k y * k k* y x bN k * k k x cN k d N k cN 1 k * k k d1 k aN k bN 1 k y * kx x c2 k k* k* y c1 k b2 k b2 k k* k y x y y * k k* x k * kx k* k* y x k k * y x y y PHỤ LỤC 119 - vˆ yZ GSL k a1 k a1 k b1 k c1 k k k* x * k* k x a2 k c2 k ky x b3 k c3 k d3 k aN 1 k * d N 1 k x x k k x cN k y x k y y * kx x 2 * k2y y x * k* k* x k k y * k* k * x y x a3 k k x b3 k * k k x c3 k * k* k y x x y * k2y * ky x y * ky * k2y y * k2y k* k* 2 y k k* d3 k y * 2 * k2y 2 k* k* y y ky k* k* x k k y * k* k * x y x aN 1 k y k k* x bN 1 k k k k * x cN 1 k * y * kx x 2 * k2y y x 2 * k2y y * k* k* x * k k x y * k* k y x k * ky x bN k * k k x cN k * k* k y x x x y y 2 * k2y * ky * k2y y k k* * k* k y y k2y k* k* * k2y k k* d N 1 k y y 2 k2y k k* x d N k k k* * * k* k bN k y x * kx aN k * k k * d2 k d N k cN 1 k k* k* c2 k aN k bN 1 k y k k* x a3 k 2 * k k d 2 k k* k* a2 k b2 k b2 k * 2 * k2y 2 k2y d1 k * k2y y y c1 k d1 k b1 k 2 * k2y y 2 ky * k* k* x * k k x y y 120 PHỤ LỤC Phụ lục Cách sử dụng module GFETs Trong mục chúng tơi trình bày cách thức sử dụng phát triển module GFETs packages OPEDEVS để mô cấu trúc linh kiện GFETs mơ tả Hình 4.1 Module thiết kế với tiến trình thực công việc mô linh kiện theo ba bước: Thiết kế (vẽ) cấu trúc hình học linh kiện, Thiết lập (khai báo giá trị điện áp, nhiệt độ, tính tốn tự hợp) trạng thái hoạt động linh kiện, Tính tốn đại lượng vật lý cần quan tâm trạng thái làm việc - Hình 4.14 Quy trình thực module GFET packages OPEDEVS Cụ thể hình Hình 4.14 mô tả công việc cụ thể thực thi ba bước mô vừa nêu Các module gói OPEDEVS thiết kế có tính chun dụng tự động hóa cao phương diện người sử dụng quy trình ba bước mô tả chủ yếu quan tâm đến trình thứ bước quan trọng cung cấp thơng tin chi tiết mô tả linh kiện mà ta muốn mô Việc cung cấp thông tin mô tả linh kiện thực thông qua ba file đầu vào: PHỤ LỤC 121 - File “GEOMETRY_STRUCTURE”: file cung cấp giá trị tham số xác định cấu trúc hình học linh kiện, bao gồm số lớp vật liệu, kích thước chiều dài, chiều cao vị trí tọa độ lớp vật liệu Dưới file đầu vào mẫu cho cấu trúc GFETs: S* PARAMETERS FOR THE DEVICE GEOMETRY *************************************************** * Device name: GFET * Number of material layers: * Length scale [m] 1.D-9 * * Material layer [Guide: Name,Lx,Ly,ax,ay,px,py] Substrate 120D0 15.0D0 0.2D0 1.5D0 0.0D0 0.0D0 * * Material layer [Guide: Name,Lx,Ly,ax,ay,px,py] Substrate 120D0 5.0D0 0.2D0 0.5D0 0.0D0 16.5D0 * * Material layer [Guide: Name,Lx,Ly,ax,ay,px,py] Substrate 120D0 5.0D0 0.2D0 0.2D0 0.0D0 22.0D0 * * Material layer [Guide: Name,Lx,Ly,ax,ay,px,py] Channel 120D0 0.1D0 0.2D0 0.1D0 0.0D0 27.2D0 * * Material layer [Guide: Name,Lx,Ly,ax,ay,px,py] Insulator 40D0 4.9D0 0.2D0 0.1D0 40.D0 27.4D0 * * Material layer [Guide: Name,Lx,Ly,ax,ay,px,py] Insulator 40D0 5.0D0 0.2D0 0.5D0 40.D0 32.4D0 * * Material layer [Guide: Name,Lx,Ly,ax,ay,px,py] Insulator 40D0 15.0D0 0.2D0 1.5D0 40.D0 37.9D0 * * Material layer [Guide: Name,Lx,Ly,ax,ay,px,py] Source 39.8D0 10.0D0 0.2D0 0.2D0 0.0D0 27.4D0 * * Material layer [Guide: Name,Lx,Ly,ax,ay,px,py] Drain 39.8D0 10.0D0 0.2D0 0.2D0 80.2D0 27.4D0 Hình 4.15 Một ví dụ cấu trúc hình học linh kiện GFETs nghiên cứu Theo file mơ tả linh kiện tạo từ lớp vật liệu Thật ba lớp vật liệu 1, cấu thành lên lớp substrate (lớp đế), tương tự lớp insulator (lớp điện môi) phân chia thành lớp 5, Việc chia đối tượng thành nhiều lớp riêng biệt file đầu vào nhằm mục đích thiết lập chế độ chia lưới khác lớp để giảm bớt khối lượng tính tốn vùng quan trọng ; số lượng lớp chia phụ thuộc vào nhu cầu người dùng để tối ưu thời gian 122 PHỤ LỤC tính tốn Mỗi lớp có thành phần cần cung cấp theo thứ tự sau: tên lớp (Name), chiều dài lớp (Lx), chiều dày lớp (Ly), khoảng cách lưới theo phương OX (ax), khoảng cách lưới theo phương OY (ay), tọa độ điểm bên trái lớp (px, py) Theo phương truyền dẫn OX, tất lớp vật liệu phân hoạch theo khoảng cách lưới, theo phương OY lớp vật liệu phân hoạch theo khoảng cách lưới khác Chú ý tất giá trị chiều dài xác định theo đơn vị 10−9 m Các miền điện cực khơng cần phải chia lưới chúng xem đối tượng đẳng Để hỗ trợ việc xây dựng hình dạng hình học linh kiện xác, tiện ích DeviceDesigner cung cấp cho phép kiểm tra điều chỉnh thơng số hình học linh kiện cho phù hợp thông qua việc đọc chỉnh sửa file “GEOMETRY_STRUCTURE”, sau việc gọi đến trình vẽ hình (chẳng hạn gnuplot) vẽ hình dạng thiết diện 2D linh kiện Căn vào hình vẽ mà người dùng dễ dàng chỉnh sửa điều chỉnh thông số cách xác Một ví dụ hình dạng hình học linh kiện phân chia thành lớp xem hình - File “MATERIAL_STRUCTURE”: file cung cấp giá trị cho đại lượng mơ tả tính chất lớp vật liệu mà mơ hình vật lý địi hỏi Dưới file mẫu cho cấu trúc GFETs có cấu trúc hình học mô tả trên: * PARAMETERS FOR MATERIAL LAYERS ************************************************ * Device name: GFET * Number of material layers * Number of electronic bands * Band gaps 0.D0 * * Material layer [Guide: Name,kappa,nD,nA] Substrate-SiO2 3.2 0D24 0.D24 * * Material layer [Guide: Name,kappa,nD,nA] Substrate-SiO2 3.2 0D24 0.D24 * * Material layer [Guide: Name,kappa,nD,nA] Substrate-SiO2 3.2 0D24 0.D24 * * Material layer [Guide: Name,kappa,nD,nA] Channel-G 6.05 0D24 0.D24 * * Material layer [Guide: Name,kappa,nD,nA] Insulator-GaN 8.9 20D24 0.D24 * * Material layer [Guide: Name,kappa,nD,nA] Insulator-GaN 8.9 20D24 0.D24 * * Material layer [Guide: Name,kappa,nD,nA] Insulator-GaN 8.9 20D24 0.D24 * * Material layer [Guide: Name,BarrierSC,BarrierSI] Source 0.0D0 1.43D0 * * Material layer [Guide: Name,BarrierDC,BarrierDI] Drain 0.0D0 1.43D0 Cụ thể đây, lớp điện cực cần cung cấp tham số tên lớp (Name), cơng điện tử (WorkFunction) phần mà điện cực tiếp xúc, điện cực tiếp xúc với kênh dẫn (BarrierSC, BarrierDC) tiếp xúc với lớp điện môi (BarrierSI, PHỤ LỤC 123 BarrierDI); lớp điện môi kênh dẫn tham số cần cung cấp tên lớp (Name), số điện môi (kappa) mật độ loại tạp donor (nD), loại tạp acceptor (nA); kênh dẫn cần quan tâm đến thông số số dải dẫn điện tử (electronic bands) khoảng cách dải bề rộng vùng cấm (Band gaps) - File “OPERATION_PARAMETERS”: file cung cấp giá trị đại lượng vật lý điện áp đặt vào điện cực, giá trị nhiệt độ môi trường nhằm xác định điều kiện hoạt động linh kiện Ngoài file cung cấp giá trị cho tham số kiểm sốt q trình tính tốn mơ việc chọn mốc tinh lượng, miền lượng cần quan tâm, cho tham số điều khiển q trình tính toán Dưới file mẫu: * PARAMETERS FOR THE DEVICE OPERATION ******************************************************* # Equilibrium Fermi level Ef0 (eV) 0.D0 # Temperature (K) 300.D0 # Back-gate, top-gate, source and drain voltages (V) 0.0D0 0.50 0.D0 0.5D0 # Energy range (eV) [Emin, Emax, NE] -1.0D0 0.5D0 1501 # Energy Ek range [Ekmin, Ekmax, NEk] [eV] -1.0D0 1.0D0 2001 # Paramteters ACCURACY, MIXINGFACTOR, ITERATION 2D-3 0.8D0 100 Các thông số cần cung cấp file bao gồm gốc lượng xác định giá trị mức lượng Fermi Ef0 điều kiện linh kiện không hoạt động; Hai miền lượng quan tâm miền lượng toàn phần [Emin, Emax] với số bước phân hoạch NE điểm chia, miền lượng đặc trưng cho trạng thái chuyển động theo phương ngang khoảng [Ekmin, Ekmax] với số điểm chia NEk điểm; Các điện áp đặt vào linh kiện từ back-gate (nếu có, cịn lại để giá trị 0), top-gate, hai điện cực S D; Các thông số kiểm sốt q trình mơ tính tốn cần cung cấp bao gồm: sai số tính tốn hàm tĩnh điện hai bước lặp chấp nhận ACCURACY, hệ số cập nhật MIXINGFACTOR giúp kiểm soát hỗ trợ tốc độ hội tụ hàm tĩnh điện số bước lặp tối đa cho phép ITERATION Sau thực việc thiết lập kiện đầu vào, để thực q trình tính tốn tự hợp cho mục đích thiết lập trạng thái làm việc linh kiện gọi đến chương trình sau: - ModelCalculation: chương trình thực cơng việc giải tự hợp hai phương trình Schrodinger Poisson để tìm hàm tĩnh điện có mặt biểu thức mơ hình Hamiltonian xác định phân bố mật độ hạt mang điện miền không gian linh kiện Lời gọi thực thi chương trình theo cú pháp sau: /ModelCalculation [-s File_suffix] [-i < Input_file] Trong đó: “-s”: dùng với mục đích xác nhận giá trị lựa chọn File_suffix; “File_suffix”: phần mở rộng file đầu chương trình, ví dụ File_suffix cụ thể “Lc40nm”thì chương trình ghi files với tên Dens_ Lc40nm Pots_ Lc40nm thư mục Data Status_ Lc40nm thư mục Debug, lựa chọn có tác dụng giúp người sử dụng dễ dàng tổ chức phân biệt liệu thu thập được; “-i”: dùng để xác nhận giá trị lựa chọn Input_file; “Input_file”: dẫn đến file đầu vào cung cấp giá trị ban đầu hàm tĩnh điện làm biến khởi tạo vòng lặp Trong trường hợp lựa chọn không xác định việc ghi giá trị đầu việc xác định giá trị 124 PHỤ LỤC đầu vào chương trình thực chế độ mặc định (default), files đầu có phần tên Dens_, Pots_ Status_ Cấu trúc files đầu Post_ File_suffix có 02 cột số liệu, cột số 01 ghi giá trị tọa độ điểm phân hoạch (với đơn vị nm), cột số 02 ghi giá trị hàm tương ứng điểm phân hoạch (với đơn vị eV); Đối với file Dens_ File_suffix nội dung ba cột số liệu, cột số 01 ghi giá trị tọa độ điểm phân hoạch (đơn vị nm) hai cột lại tương ứng ghi giá trị mật độ điện tử lỗ trống vị trí phân hoạch miền kênh dẫn (đơn vị 1/m3) Sau q trình tính tốn tự hợp gọi tới chương trình khác để tính tốn đại lượng vật lý mà quan tâm, chẳng hạn như: - Conductance: chương trình tính toán giá trị độ dẫn điện nhằm đánh giá khả dẫn điện linh kiện ./Conductance < inputfile > outputfile Trong đó: “inputfile” đường dẫn tới file cung cấp giá trị đầu vào hàm tĩnh điện thu nhận từ đầu chương trình ModelCalculation; “outputfile” đường dẫn tới file để ghi lại giá trị conductance phổ noise theo giá trị muốn khảo sát (VTG, lượng, …) Cấu trúc file ba cột số liệu, cột 01 ghi giá trị đại lượng conductance phổ noise phụ thuộc, cột 02 ghi giá trị conductance (đơn vị 2e02 / h ), cột 03 ghi giá trị phổ shot noise (cũng đơn vị 2e02 / h ) Chú ý chương trình tính tốn giá trị conductance hai chế độ nhiệt độ, nhiệt độ không nhiệt độ khác không Trong trường hợp đầu, chương trình cho kết tính tốn file giá trị conductance theo mức lượng Fermi cho khoảng lượng [Emin, Emax] xác định file đầu vào OPERATION_PARAMETERS Vì giới hạn nhiệt độ không, giá trị conductance tỉ lệ thuận với xác suất truyền qua hệ mức lượng Fermi, nên chế độ tính tốn dùng để khảo sát phụ thuộc hệ số truyền qua theo lượng Trong trường hợp nhiệt độ khác khơng, chương trình cho giá trị conductance giá trị hóa học xác định tham số Ef0 cho file OPERATION_PARAMETERS - ChargeCurrent: chương trình tính giá trị mật độ dịng điện chạy qua linh kiện trạng thái làm việc định Chú ý rằng, giá trị dòng điện tính tốn chế độ truyền dẫn ballistic Việc vận hành chương trình thực câu lệnh: /ChargeCurrent < inputfile > outputfile Trong đó: “inputfile” đường dẫn tới file cung cấp giá trị đầu vào hàm tĩnh điện thu nhận từ đầu chương trình ModelCalculation; “outputfile” dường dẫn đến tên file ghi lại giá trị dòng điện điều kiện điện áp cho Cấu trúc file có hai giá trị trình bày dòng tương ứng giá trị chênh lệch điện áp hai đầu linh kiện (đơn vị V) giá trị sau giá trị dòng điện tương ứng (đơn vị A/m2) Vì file đầu vào OPERATION_PARAMETERS cho phép cung cấp giá trị điện áp nên đầu chương trình cho giá trị dòng điện tương ứng Việc thiết lập đường đặc trưng volt-ampere linh kiện đo phải tính tốn nhiều lần với giá trị điện áp khác Để tránh việc phải lặp lặp lại thao tác vậy, kĩ thuật shell-script dùng để hỗ trợ tự động hóa cơng việc tính tốn - SpectralFunctions: chương trình tính tốn số đại lượng vật lý định PHỤ LỤC 125 nghĩa hàm phổ (resolution functions), hàm phân bố mật độ trạng thái vi mô hạt tải điện hàm mật độ trạng thái địa phương (LDOS), phân bố số hạt tải điện trạng thái hàm phan bố số chiếm đầy trạng thái điện tử (EDOS) lỗ trống (HDOS) Các hàm phân bố biểu diễn không gian lượng không gian tọa độ cho phép phân tích trạng thái hoạt động linh kiện cấp độ vi mơ để hỗ trợ việc phân tích số liệu làm rõ chất trình vật lý diễn bên linh kiện hoạt động Chương trình thực câu lệnh: /SpectralFunctions < inputfile > outputfile Trong đó: “inputfile”: đường dẫn tới file cung cấp giá trị đầu vào hàm tĩnh điện thu nhận từ đầu chương trình ModelCalculation; “outputfile” đường dẫn đến tên file ghi lại giá trị hàm phổ theo lượng tọa độ không gian File có cấu trúc gồm cột với cột 01 ghi giá trị thay đổi lượng, cột 02 ghi giá trị thay đổi điểm tọa độ không gian, cột 03 ghi giá trị LDOS (đơn vị 1/eV.m3), cột 04 ghi giá trị EDOS (đơn vị 1/eV.m3) cột 05 HDOS (đơn vị 1/eV.m3) Về mặt cấu trúc, module GFET xây dựng tổ chức theo năm thư mục bao gồm: - Bin: thư mục lưu trữ cac files thực thi chương trình Mỗi file lệnh thực chức chương trình Ngồi số file dạng shell-script lưu trữ với mục đích kết nối phối hợp files khác nhằm thực chuỗi cơng việc tính tốn đó, đơn giản để tự động hóa việc chạy chương trình; - Data: thư mục để lưu trữ file số liệu đầu chương trình; - Debug: thư mục lưu trữ files ghi lại thông tin trạng thái làm việc chương trình thực thi nhằm mục đích gỡ rối chương trình chạy lỗi sai kết quả; - Input: thư mục lưu trữ files cung cấp cho chương trình giá trị đầu vào cấu trúc, vật liệu kiểm sốt tính tốn - SRC: thư mục lưu trữ files mã nguồn (định dạng “*.f”) Ngoài năm thư mục trên, file “Makefile” xây dựng phép thực công việc biên dịch lại files mã nguồn thành files thực thi cách tự động nhờ lệnh make shell Đây tiện ích việc tạo nên mã nguồn mở để người dùng bổ sung phát triển theo mục đích sử dụng cách thuận tiện ... quan tâm đề tài luận án đặt với tên gọi là: ? ?Nghiên cứu tính chất điện tử, quang học truyền dẫn vật liệu graphene hướng tới ứng dụng điện tử quang điện tử? ?? Để thực đề tài nghiên cứu này, xác định... cứu luận án 38 CẤU TRÚC ĐIỆN TỬ VÀ TÍNH CHẤT QUANG CỦA SIÊU MẠNG GRAPHENE CẤU TRÚC ĐIỆN TỬ VÀ TÍNH CHẤT QUANG CỦA SIÊU MẠNG GRAPHENE3 2.1 Giới thiệu Như trình bày phần tổng quan, tính chất điện. .. nguyên tắc, nghiên cứu tính chất điện tử vật liệu việc cần phải xem xét đến cấu trúc vùng lượng điện tử vật liệu đó, nghĩa phải khảo sát trạng thái có điện tử vật liệu Trên phương diện tính tốn,
Ngày đăng: 04/05/2021, 18:15
Xem thêm: