Luận văn Đánh giá vai trò và thiết kế lớp điện môi cực cổng dị cấu trúc trong các transistor

BỘ GIÁO DỤC VÀ ĐÀO TẠO VIỆN HÀN LÂM KHOA HỌC VÀ CÔNG NGHỆ VIỆT NAM HỌC VIỆN KHOA HỌC VÀ CÔNG NGHỆ - Huỳnh Thị Hồng Thắm ĐÁNH GIÁ VAI TRÒ VÀ THIẾT KẾ LỚP ĐIỆN MÔI CỰC CỔNG DỊ CẤU TRÚC TRONG CÁC TRANSISTOR HIỆU ỨNG TRƯỜNG XUYÊN HẦM CÓ CẤU TRÚC KHÁC NHAU LUẬN VĂN THẠC SĨ VẬT LÝ Khánh Hòa – 2020 BỘ GIÁO DỤC VÀ ĐÀO TẠO VIỆN HÀN LÂM KHOA HỌC VÀ CÔNG NGHỆ VIỆT NAM HỌC VIỆN KHOA HỌC VÀ CÔNG NGHỆ - Huỳnh Thị Hồng Thắm ĐÁNH GIÁ VAI TRÒ VÀ THIẾT KẾ LỚP ĐIỆN MÔI CỰC CỔNG DỊ CẤU TRÚC TRONG CÁC TRANSISTOR HIỆU ỨNG TRƯỜNG XUYÊN HẦM CÓ CẤU TRÚC KHÁC NHAU Chuyên ngành: Vật lý kỹ thuật Mã số: 8520401 LUẬN VĂN THẠC SĨ VẬT LÝ NGƯỜI HƯỚNG DẪN KHOA HỌC: Hướng dẫn 1: PGS.TS Nguyễn Đăng Chiến Hướng dẫn 2: PGS.TS Phạm Duy Long Khánh Hòa - 2020 Lời cam đoan Tơi cam đoan cơng trình nghiên cứu tơi hướng dẫn PGS TS Nguyễn Đăng Chiến Những kết nghiên cứu người khác số liệu trích dẫn luận văn thích đầy đủ Tơi hồn tồn chịu trách nhiệm trước Viện Hàn lâm Khoa học Công nghệ Việt Nam cam đoan Khánh Hòa, tháng 07 năm 2020 Huỳnh Thị Hồng Thắm Lời cảm ơn Đầu tiên, tơi xin bày tỏ lịng biết ơn sâu sắc đến PGS TS Nguyễn Đăng Chiến, người trực tiếp dạy, hướng dẫn cung cấp kiến thức tảng cho suốt thời gian qua để tơi hồn thành luận văn Tiếp theo, xin cảm ơn PGS TS Phạm Duy Long, người giúp đỡ hỗ trợ nhiệt tình việc tìm kiếm tài liệu có liên quan đến đề tài Tôi xin cảm ơn tất thầy giáo, cô giáo cán công nhân viên Viện Hàn lâm Khoa học Công nghệ Việt Nam, Học viện Khoa học Công nghệ Hà Nội, Viện Nghiên cứu Ứng dụng Công nghệ Nha Trang, trường Đại học Đà Lạt ln giúp đỡ nhiệt tình tạo điều kiện tốt để tơi hồn thành luận văn Tôi xin chân thành cảm ơn ban giám hiệu đồng nghiệp trường THPT Hồng Hoa Thám – Diên Khánh – Khánh Hịa tạo điều kiện thuận lợi cho suốt thời gian học tập làm luận văn Cuối cùng, tơi xin chân thành cảm ơn đến gia đình, bạn bè động viên giúp đỡ suốt q trình học tập Khánh Hịa, tháng 07 năm 2020 Huỳnh Thị Hồng Thắm Danh mục kí hiệu chữ viết tắt Chữ viết tắt BTBT DG-TFET DG HJ-TFET Chữ viết đầy đủ Tiếng Anh Chữ viết đầy đủ Tiếng Việt Band-To-Band-Tunneling Xuyên hầm qua vùng cấm Double Gate TFET TFET lưỡng cổng Double Gate Heterojunction TFET lưỡng cổng với điện TFET môi cổng chuyển tiếp dị chất Drain-Induced Barrier Thinning Sự thu hẹp rào xuyên hầm Energy Bandgap Độ rộng vùng cấm EOT Equivalent Oxide Thickness Độ dày ơ-xít tương đương HGD Hetero-Gate-Dielectric Điện môi cực cổng dị cấu trúc DIBT Eg HGD-TFET Hetero-Gate-Dielectric TFET HGD-DG TFET Hetero-Gate-Dielectric TFET TFET điện môi cực cổng dị cấu trúc DG- TFET lưỡng cổng với điện môi cực cổng dị cấu trúc IC Integrated Circuit Mạch tích hợp ID Drain Current Dòng dẫn Ion On-Current Dòng điện mở Ioff Off-Current Dòng điện tắt Lg Channel Length Chiều dài kênh MOS Metal-Oxide-Semiconductor Cơng nghệ kim loại-ơxítbán dẫn MOSFET Metal-Oxide-Semiconductor Field-Effect Transistor Transistor hiệu ứng trường kim loại-ơxít-bán dẫn NMOS N-Metal-Oxide-Semiconductor MOSFET loại n PMOS P-Metal-Oxide-Semiconductor MOSFET loại p SCE Short-Channel Effect Hiệu ứng kênh ngắn SS Subthreshold Swing Độ dốc ngưỡng SOI Silicon On Insulator Silicon lớp cách điện TFET tox Tunnel Field-Effect Transistor transistor trường xuyên hầm Oxide Thickness UGD-TFET Uniform-Gate Dielectric TFET Độ dày lớp ơ-xít TFET điện mơi cực cổng đồng chất Vds Drain-to-Source Voltage Hiệu điện máng-nguồn Vgs Gate-to-Source Voltage Hiệu điện cổng-nguồn Onset Voltage Hiệu điện khởi động VT Threshold voltage Điện áp ngưỡng Xdh Drain-side dielectric heterojunction Vị trí chuyển tiếp dị cấu trúc phía máng Xsh Source-side dielectric heterojunction Vị trí chuyển tiếp dị cấu trúc phía nguồn Vonset Danh mục hình vẽ, đồ thị Hình 1.1 Phác họa cấu trúc tụ MOS Hình 1.2 Phác họa cấu trúc MOSFET (a) kênh n; (b) kênh p Hình 1.3 Giản đồ lượng MOSFET (a) trạng thái tắt (b) trạng thái mở 10 Hình 1.4 Minh họa đặc tính dịng–thế MOSFET TFET 13 Hình 1.5 Phác họa cấu trúc TFET đơn cổng (a) loại n (b) loại p 14 Hình 1.6 Giản đồ lượng TFET (a) trạng thái tắt (b) trạng thái mở 15 Hình 1.7 Cấu trúc SOI (a) NMOS (b) TFET loại n 16 Hình 1.8 Phác họa sơ đồ mặt cắt ngang cấu trúc DG-TFET 18 Hình 1.9 Phác họa cấu trúc DG HJ-TFET với cổng xếp lớp 20 Hình 1.10 Phác họa cấu trúc HGD-TFET đặc trưng 21 Hình 1.11 Phác họa cấu trúc HGD-TFET dựa cấu trúc khối đặc trưng với chiều dài cổng 100 nm 22 Hình 2.1 Minh họa xuyên hầm qua vùng cấm electron từ vùng hóa trị sang vùng dẫn chuyển tiếp p-n phân cực ngược điện trường 27 Hình 2.2 Giản đồ lượng chất bán dẫn có (a) vùng cấm trực tiếp (b) vùng cấm gián tiếp 28 Hình 2.3 Sự truyền véc-tơ sóng qua rào hình chữ nhật 30 Hình 2.4 Rào V(x) có hình dạng tùy ý 31 Hình 3.1 Phác họa TFET cấu trúc khối với (a) điện môi cực cổng đồng chất (b) điện môi cực cổng dị cấu trúc có chiều dài kênh 100 nm 48 Hình 3.2 Đặc tính dịng-thế (a) UGD-TFET (b) HGD-TFET với giá trị EOT vật liệu điện môi cao khác 50 Hình 3.3 Giản đồ lượng (a) trạng thái tắt UGD-TFET (b) trạng thái mở HGD-TFET với giá trị EOT vật liệu điện môi cao khác 52 Hình 3.4 Phác họa cấu trúc HGD-DG TFET 54 Hình 3.5 Đặc tính dịng-thế (a) HGD-TFET cấu trúc khối (b) HGDDG TFET với Xdh có giá trị khác 55 Hình 3.6 Đồ thị biểu diễn phụ thuộc dòng mở vào Xdh (a) HGDTFET cấu trúc khối (b) HGD-DG TFET 56 Hình 3.7 Giản đồ lượng trạng thái khởi động (a) HGD-TFET cấu trúc khối (b) HGD-DG TFET với giá trị Xdh khác 58 Hình 3.8 Đồ thị biểu diễn phụ thuộc Xdh tối ưu tỷ lệ dòng mở nâng cao vào tỷ số EOT lớp điện môi thấp/điện môi cao (a) HGD-TFET cấu trúc khối (b) HGD-DG TFET 59 Hình 3.9 Giản đồ lượng trạng thái mở (a) HGD-TFET cấu trúc khối (b) HGD-DG TFET với tỷ số EOT lớp điện môi thấp/điện môi cao khác 60 Hình 3.10 Đặc tính dịng-thế (a) HGD-TFET cấu trúc khối (b) HGDDG TFET với vị trí Xsh khác 62 Hình 3.11 Sự thay đổi dịng mở theo Xsh (a) HGD-TFET cấu trúc khối (b) HGD-DG TFET 64 Hình 3.12 Đồ thị biểu diễn thay đổi Xsh tối ưu tỷ lệ dòng mở nâng cao theo tỷ số EOT lớp điện môi thấp/điện môi cao (a) HGDTFET cấu trúc khối (b) HGD-DG TFET 65 Hình 3.13 Phác họa cấu trúc HGD-TFET xuyên hầm đường 67 Hình 3.14 (a) Đặc tính dịng-thế (b) tốc độ xun hầm trạng thái ngưỡng trạng thái mở HGD-TFET xuyên hầm đường với giá trị Xdh khác 68 Hình 3.15 Giản đồ lượng HGD-TFET xuyên hầm đường trạng thái mở (a) theo phương thẳng đứng (b) theo phương ngang 69 Hình 3.16 (a) Đặc tính dịng-thế (b) tốc độ xuyên hầm HGD-TFET xuyên hầm đường với giá trị Xsh khác 70 Hình 3.17 Giản đồ lượng theo phương thẳng đứng dọc theo đường cắt AA’ HGD-TFET xuyên hầm đường trạng thái mở với (a) Xsh = 20 nm (b) Xsh = nm 71 Hình 3.18 Đặc tính dịng-thế (a) UGD-TFET (b) HGD-TFET có cấu trúc khối độ dài kênh khác 74 Hình 3.19 (a) Tốc độ xuyên hầm qua vùng cấm (b) giản đồ lượng trạng thái tắt UGD-TFET HGD-TFET có độ dài kênh 30 nm 75 Hình 3.20 Đặc tính dòng-thế (a) UGD-DG TFET (b) HGD-DG TFET với độ dài kênh khác 77 Hình 3.21 Giản đồ lượng UGD-DG TFET HGD-DG TFET với độ dài kênh 20 nm (a) trạng thái tắt (b) trạng thái mở 78 Hình 3.22 Đồ thị biểu diễn thay đổi (a) độ dốc ngưỡng (b) DIBT HGD-DG TFET UGD-DG TFET vào độ dài kênh 80 Hình 3.23 (a) Đặc tính dịng-thế (b) giản đồ lượng HGD-DG TFET với giá trị Xdh khác 81 Hình 3.24 Đồ thị biểu diễn phụ thuộc (a) độ dốc ngưỡng (b) DIBT vào Xdh HGD-DG TFET có độ dài kênh khác 83 Hình 3.25 Đồ thị biểu diễn phụ thuộc DIBT vào tỷ số EOT vật liệu điện môi thấp/điện môi cao linh kiện HGD-DG TFET (a) Xdh = nm (b) Xdh tối ưu thỏa mãn điều kiện Xdh – Lg = nm 85 MỤC LỤC MỤC LỤC MỞ ĐẦU CHƯƠNG TỔNG QUAN TÀI LIỆU 1.1 MOSFET VÀ GIỚI HẠN VẬT LÝ 1.2 ƯU ĐIỂM VÀ HẠN CHẾ CỦA TFET 12 1.3 TFET VỚI ĐIỆN MÔI CỰC CỔNG DỊ CẤU TRÚC 19 1.4 MỤC TIÊU CỦA LUẬN VĂN 24 CHƯƠNG SƠ LƯỢC VỀ MƠ HÌNH XUN HẦM QUA VÙNG CẤM VÀ PHẦN MỀM MÔ PHỎNG HAI CHIỀU 26 2.1 MƠ HÌNH KANE CHO XUYÊN HẦM QUA VÙNG CẤM 26 2.1.1 Cơ chế xuyên hầm qua vùng cấm 26 2.1.1.1 Chất bán dẫn có vùng cấm trực tiếp gián tiếp 26 2.1.1.2 Mơ hình bán cổ điển WKB 29 2.1.1.3 Mô hình Kane 35 2.1.2 Tốc độ xuyên hầm dựa mơ hình Kane 39 2.2 PHẦN MỀM MÔ PHỎNG HAI CHIỀU 43 CHƯƠNG KẾT QUẢ VÀ THẢO LUẬN 46 3.1 CƠ CHẾ GIẢM DÒNG RÒ LƯỠNG CỰC 47 3.1.1 Cấu trúc linh kiện 48 3.1.2 Triệt tiêu dòng lưỡng cực 49 3.2 TFET CẤU TRÚC LƯỠNG CỔNG 52 3.2.1 Cấu trúc linh kiện 53 3.2.2 Vai trò chuyển tiếp dị cấu trúc phía máng 53 3.2.3 Vai trị chuyển tiếp dị cấu trúc phía nguồn 61 79 Với linh kiện TFET cấu trúc khối, độ dốc ngưỡng xác định xuyên hầm gần cổng dòng tắt bị chi phối xuyên hầm phía xa cổng Nhưng với DG-TFET thân mỏng, cực cổng điều khiển lên toàn vùng kênh nên độ dốc ngưỡng dòng tắt xác định xuyên hầm gần cổng Vì độ dốc ngưỡng dịng tắt DG-TFET có biến đổi tương quan thay đổi độ dài kênh Do mục này, ta khảo sát độ dốc ngưỡng mà không khảo sát dịng tắt Ngồi độ dốc ngưỡng dịng tắt DIBT yếu tố quan trọng hiệu ứng kênh ngắn Vậy nên để đánh giá hiệu ứng kênh ngắn DG-TFET, ta so sánh thay đổi độ dốc ngưỡng DIBT HGD-DG TFET UGDDG TFET với độ dài kênh khác thể qua hình 3.22 Quan sát hai đồ thị hình 3.22 ta thấy, thay đổi độ dốc ngưỡng DIBT theo độ dài kênh HGD-DG TFET UGD-DG TFET tương tự Ngoài ra, khu vực đồ thị phẳng hiệu ứng kênh ngắn khơng đáng kể cịn khu vực dốc hiệu ứng kênh ngắn nghiêm trọng Trong đó, hiệu ứng kênh ngắn HGD-DG TFET bắt đầu nghiêm trọng độ dài kênh 25 nm cịn UGD-DG TFET 20 nm Ngồi ra, kênh ngắn độ dốc ngưỡng DIBT HGD-DG TFET ln lớn UGD-DG TFET có độ dài kênh Một ưu điểm TFET so với MOSFET độ dốc ngưỡng nhỏ 60 mV/decade Nhưng chỗ khu vực dốc cao, độ dốc ngưỡng HGD-DG TFET lớn 60 mV/decade DIBT lớn 75 mV/V Vì độ dốc ngưỡng DIBT lớn nên HGD-DG TFET có độ dài kênh ngắn không phù hợp với ứng dụng lượng thấp Do nói, kỹ thuật điện mơi cực cổng dị cấu trúc giúp cải thiện dịng mở lại làm giảm điều kiện khác DG-TFET 3.4.2 Ảnh hưởng thông số điện môi cực cổng dị cấu trúc đến hiệu ứng kênh ngắn Như nói trên, lớp điện mơi cực cổng có vai trò quan trọng việc xác định đặc tính điện TFET Tuy nhiên, có phần điện mơi gần chuyển tiếp nguồn-kênh xác định dịng mở phần điện mơi gần chuyển tiếp máng-kênh xác định dòng lưỡng cực trạng thái tắt Như vậy, 80 Subthreshold Swing (mV/Dec) 140 Double-Gate TFETs 120 100 80 : Uniform-Dielectric (High-k) 60 : Hetero-Dielectric (EOT Ratio = 10) 40 20 (a) 0 10 20 30 40 50 60 70 Channel Length (nm) 140 Double-Gate TFETs 120 DIBT (mV/V) 100 : Uniform-Dielectric (High-k) 80 : Hetero-Dielectric (EOT Ratio = 10) 60 40 20 (b) 0 10 20 30 40 50 60 70 Channel Length (nm) Hình 3.22 Đồ thị biểu diễn thay đổi (a) độ dốc ngưỡng (b) DIBT HGD-DG TFET UGD-DG TFET vào độ dài kênh dòng mở, độ dốc ngưỡng hiệu ứng kênh ngắn bị ảnh hưởng tồn lớp điện mơi từ nguồn đến máng Do đó, thơng số quan trọng liên quan đến việc thiết kế lớp điện môi cực cổng dị cấu trúc TFET vị trí chuyển tiếp dị cấu trúc phía nguồn/máng tỷ số EOT vật liệu điện mơi thấp/điện mơi cao Để tối ưu dịng mở HGD-DG TFET vị trí chuyển tiếp dị cấu trúc phía nguồn Xsh = nm Vì vậy, mục này, luận văn tìm Drain Current (A/m) 81 10 -3 10 -4 10 -5 10 -6 10 -7 10 -8 10 -9 10 -10 10 -11 10 -12 10 -13 (a) HGD-DG TFETs EOT Ratio: 10 Channel Length: 20 nm Shift H-Junction to Drain: Xdh= 8, 15, 20, 25, 30 nm -0.4 -0.2 0.0 0.2 0.4 0.6 0.8 Gate-to-Source Voltage (V) 1.2 BTBT Rate [Log (cm-3s-1)] HGD-DG TFETs Electron Energy (eV) 0.9 0.6 Source 0.3 -0.6 Xdh = nm 22 High-k 20 18 Tunnel Width High-k 10 15 Distance to Source (nm) Vgs = V (b) -0.9 -20 Low-k High-k Xdh = 25 nm Xdh = : nm : 25 nm Low-k 24 16 0.0 -0.3 High-k 26 Drain -10 10 20 30 40 50 60 Distance to Source (nm) Hình 3.23 (a) Đặc tính dịng-thế (b) giản đồ lượng HGD-DG TFET với giá trị Xdh khác hiểu ảnh hưởng vị trí chuyển tiếp dị cấu trúc phía máng X dh đến hiệu ứng kênh ngắn linh kiện HGD-DG TFET 3.4.2.1 Ảnh hưởng chuyển tiếp dị cấu trúc phía máng Xdh đến hiệu ứng kênh ngắn Để tìm hiểu ảnh hưởng thông số Xdh đến hiệu ứng kênh ngắn HGD-DG TFET, ta tìm hiểu đặc tính dịng-thế giản đồ lượng trạng 82 thái tắt HGD-DG TFET có độ dài kênh 20 nm với giá trị Xdh khác thể hình 3.23 Giá trị Xdh tối thiểu lựa chọn nghiên cứu nm Xdh < nm dòng mở giảm đáng kể làm ảnh hưởng đến hiệu suất linh kiện [58] Hình 3.23 (a) cho thấy, dịng mở khơng thay đổi Xdh tăng Bên cạnh đó, Xdh tăng từ nm đến 25 nm độ dốc ngưỡng giảm độ dốc ngưỡng đạt cực tiểu X dh = 25 nm Ngồi ra, dịng lưỡng cực trạng thái tắt giảm đáng kể X dh lớn Bởi chiều dài kênh nghiên cứu 20 nm nên Xdh lớn phần điện mơi cao chồng phủ phía cực máng giúp liên kết cổng máng tăng cường Đáng ý, Xdh = nm hiệu ứng kênh ngắn nghiêm trọng Xdh > 25 nm việc loại trừ hiệu ứng kênh ngắn bão hòa Để hiểu suy giảm độ dốc ngưỡng Xdh ngắn, ta quan sát giản đồ lượng tốc độ xuyên hầm qua vùng cấm trạng thái ngưỡng HGD-DG TFET với hai giá trị Xdh = nm Xdh = 25 nm thể hình 3.23 (b) Theo hình 3.23 (b), TFET có Xdh = 25 nm có độ rộng rào xuyên hầm lớn so với TFET có Xdh = nm Bởi vì, Xdh = 25 nm điện mơi cao mở rộng phía máng nên trường cổng điều khiển mạnh mẽ lên toàn khu vực kênh Lúc này, khu vực kênh hình thành mặt phẳng làm độ rộng rào xuyên hầm lớn Mặt khác, hình 3.23 (b) thể hiện, tốc độ xuyên hầm qua vùng cấm trạng thái ngưỡng HGD-DG TFET có Xdh = nm lớn nhiều so với linh kiện loại có X dh = 25 nm Vậy nên, dịng lưỡng cực linh kiện có Xdh = nm lớn so với Xdh = 25 nm Như vậy, hiệu ứng kênh ngắn HGD-DG TFET có Xdh = 25 nm bị triệt tiêu đáng kể Để hiểu chi tiết ảnh hưởng thông số X dh đến hiệu ứng kênh ngắn, ta quan sát đồ thị biểu diễn thay đổi độ dốc ngưỡng DIBT theo Xdh linh kiện HGD-DG TFET có độ dài kênh Lg khác thể hình 3.24 Ta dễ dàng nhận thấy, thay đổi độ dốc ngưỡng DIBT thay đổi vị trí chuyển tiếp dị cấu trúc phía máng hai đồ thị hình 3.24 tương tự Đáng ý, độ dốc ngưỡng DIBT HGD-DG TFET bão hòa vị trí Xdh = Lg + nm biên dạng khu vực kênh không bị chi phối phần điện môi cách xa 83 Subthreshold Swing (mV/Dec) 80 HGD-DG TFETs 70 60 Lg (nm) = 15 50 40 20 30 25 20 30 (a) 10 10 15 20 25 30 35 40 Xdh (nm) 80 HGD-DG TFETs 70 DIBT (mV/V) 60 50 Lg (nm) = 15 40 30 20 20 25 10 30 (b) 10 15 20 25 30 35 40 Xdh (nm) Hình 3.24 Đồ thị biểu diễn phụ thuộc (a) độ dốc ngưỡng (b) DIBT vào Xdh HGD-DG TFET có độ dài kênh khác kênh nm Nhưng vị trí Xdh < Lg + nm độ dốc ngưỡng DIBT tăng Xdh giảm Điều xảy với giá trị độ dài kênh Ngồi hình 3.24 thể hiện, Xdh < Lg + nm hiệu ứng kênh ngắn phụ thuộc mạnh vào Xdh Lg Cụ thể, vị trí Xdh hiệu ứng kênh ngắn nghiêm trọng Lg ngắn giá trị Lg hiệu ứng kênh ngắn nghiêm trọng Xdh ngắn Như vậy, ta cần Xdh dài 84 để triệt tiêu hiệu ứng kênh ngắn Mặc dù Xdh dài làm giảm dòng mở kênh điều khiển cổng nên việc tăng cường dòng mở kỹ thuật điện mơi cực cổng dị cấu trúc phía máng hạn chế Dó đó, X dh dài lựa chọn để triệt tiêu hiệu ứng kênh ngắn 3.4.2.2 Ảnh hưởng tỷ số EOT vật liệu điện môi thấp/điện mơi cao đến hiệu ứng kênh ngắn Để tìm hiểu ảnh hưởng tỷ số EOT vật liệu điện mơi thấp/điện mơi cao lớp ơ-xít cổng đến hiệu ứng kênh ngắn, ta tìm hiểu thay đổi độ dốc ngưỡng DIBT theo tỷ số EOT HGD-DG TFET có độ dài kênh vị trí chuyển tiếp dị cấu trúc phía máng khác Kết khảo sát mục trước, giá trị tỷ số EOT, thay đổi độ dốc ngưỡng DIBT theo thông số Xdh Lg có tương quan với Vì vậy, mục ta khảo sát thay đổi DIBT theo tỷ số EOT hiển thị hình 3.25 Mặt khác, dịng mở HGD-DG TFET tối ưu Xdh = nm hiệu ứng kênh ngắn bão hòa Xdh tối ưu thỏa mãn điều kiện Xdh – Lg = nm Do đó, khảo sát ảnh hưởng tỷ số EOT đến hiệu ứng kênh ngắn HGD-DG TFET, ta so sánh DIBT linh kiện vị trí chuyển tiếp dị cấu trúc phía máng Xdh = nm Xdh thỏa mãn điều kiện Xdh – Lg = nm Hình 3.25 cho thấy, DIBT giảm tăng tỷ số EOT với giá trị Lg Xdh Ngoài ra, tỷ số EOT nhỏ DIBT giảm nhanh cịn tỷ số EOT lớn DIBT bão hịa Giới hạn tỷ số EOT để DIBT bão hòa khoảng 15-20 Vật liệu điện môi cao làm tăng điều khiển cổng Do đó, tỷ số EOT nhỏ độ dốc ngưỡng DIBT nghiêm trọng tỷ số EOT lớn (EOT lớp điện mơi cao giảm) điều khiển cổng lên kênh giảm nên độ dốc ngưỡng DIBT giảm Như vậy, vật liệu điện mơi cao có vai trị quan trọng việc ngăn chặn hiệu ứng kênh ngắn So sánh đồ thị hình 3.25 (a) (b) ta thấy, Lg < 30 nm HGD-DG TFET có Xdh thỏa mãn Xdh – Lg = nm có DIBT nhỏ so với linh kiện loại có Xdh = nm tỷ số EOT Ngoài ra, độ dài kênh ngắn tỷ số EOT ảnh hưởng đến DIBT nhiều Như HGD-DG TFET, vị trí 85 320 Lg (nm) = 15 DIBT (mV/V) 240 (a) HGD-DG TFETs Xdh= nm 20 160 25 80 30 0 10 15 20 Low/High-k EOT Ratio 160 HGD-DG TFETs DIBT (mV/V) 120 (b) Lg (nm) = 15 Xdh – Lg = nm 80 20 40 25 30 0 10 15 20 Low/High-k EOT Ratio Hình 3.25 Đồ thị biểu diễn phụ thuộc DIBT vào tỷ số EOT vật liệu điện môi thấp/điện môi cao linh kiện HGD-DG TFET (a) Xdh = nm (b) Xdh tối ưu thỏa mãn điều kiện Xdh – Lg = nm chuyển tiếp dị cấu trúc phía máng tỷ số EOT đồng thời thiết kế tối ưu để triệt tiêu hiệu ứng kênh ngắn cách hiệu 86 KẾT LUẬN VÀ KIẾN NGHỊ Luận văn khảo sát chế giảm dòng rò lưỡng cực linh kiện TFET cấu trúc khối có điện mơi cực cổng dị cấu trúc Bên cạnh đó, ảnh hưởng thơng số vị trí chuyển tiếp dị cấu trúc phía nguồn X sh, vị trí chuyển tiếp dị cấu trúc phía máng Xdh tỷ số EOT lớp vật liệu có số điện môi thấp/điện môi cao đến việc nâng cao dòng mở hiệu ứng kênh ngắn số loại linh kiện HGD-TFET nghiên cứu Với khảo sát, đặc tính điện HGD-TFET với UGD-TFET kích thước vật lý so sánh với Luận văn góp phần làm sáng tỏ vai trị ảnh hưởng kỹ thuật điện mơi cực cổng dị cấu trúc tới đặc tính điện đưa tham số thiết kế phù hợp nhằm nâng cao đặc tính tắt-mở HGD-TFET có cấu trúc khối, cấu trúc lưỡng cổng cấu trúc xuyên hầm đường Kết cho thấy, việc sử dụng vật liệu có số điện mơi thấp phía cực máng vật liệu có số điện mơi cao phía cực nguồn HGD-TFET giúp giảm dịng rị lưỡng cực tăng dòng mở hiệu Đặc biệt, linh kiện HGDTFET có thơng số Xsh, Xdh tỷ số EOT thiết kế tối ưu giúp nâng cao dịng mở đáng kể Bên cạnh đó, kỹ thuật điện môi dị cấu trúc không ảnh hưởng đến hiệu ứng kênh ngắn TFET có cấu trúc khối lại gây hiệu ứng kênh ngắn nghiêm trọng TFET có cấu trúc lưỡng cổng Như vậy, việc nghiên cứu kỹ thuật điện môi dị cấu trúc có ý nghĩa quan trọng việc nâng cao đặc tính hoạt động TFET Ảnh hưởng vị trí chuyển tiếp dị cấu trúc phía nguồn vị trí chuyển tiếp dị cấu trúc phía máng đến HGD-TFET luận văn khảo sát cách độc lập Trên thực tế, hai vị trí chuyển tiếp dị cấu trúc có ảnh hưởng đến đặc tính điện TFET Vậy nên, việc nghiên cứu tác động qua lại hai vị trí cần xem xét cẩn thận 87 CƠNG TRÌNH CỦA TÁC GIẢ CÓ LIÊN QUAN ĐẾN LUẬN VĂN [1] Nguyen Dang Chien, Huynh Thi Hong Tham, Luu The Vinh, Chun-Hsing Shih, "Influence of hetero-gate dielectrics on short-channel effects in scaled tunnel field-effect transistors," Submitted to Current Applied Physics (ISI) 88 TÀI LIỆU THAM KHẢO [1] PGS TS Đinh Sỹ Hiền, 2007, Linh kiện bán dẫn, Nhà xuất Đại học Quốc Gia TP Hồ Chí Minh, tr 171-174 [2] Saurabh S., Kumar M.J., 2016, Fundamentals of tunnel field effect transistors, CRC Press, Taylor & Francis Group, pp 3-60 [3] Lu W-Y., Taur Y., 2006, On the scaling limit of ultrathin SOI MOSFETs, IEEE Trans Electron Devices, 53(5), pp 1137-1141 [4] Frank D.J., Dennard R.H., Nowak E., Solomon P.M., Taur Y., Wong A.S.P., 2001, Device scaling limit of Si MOSFETs and their application depen-dences, Proc Of the IEEE, 89(3), pp 259-288 [5] Lin B.J., 2012, Lithography till the end of Moore’s law, Proc Of the ACM Int Symp On Physical Design (ISPD), pp 1-2 [6] Kam H., Lee D.T., Howe R.T., King T.-J, 2005, A new nano-electromechanical field effect transistor (NEMFET) design for low-power electronics, IEDM Tech Dig., pp 463-466 [7] Abele N., Fritschi N., Boucart K., Casset F., Ancey P., Ionescu A.M., 2005, Suspended-gate MOSFET: Bringing new MEMS functionality into solid-state MOS transistors, IEDM Tech, Dig., pp 1075-1077 [8] Choi W.Y., Song J.Y., Lee J.D., Park Y.J., Parkv, 2005, 100-nm n-/pchannel I-MOS using a novel self-aligned structure, IEEE Electron Device Lett., 26(4), pp 261-263 [9] Chan B.S., Mohd Z.H., Ismail S., 2012, Low power high performances analysis of impact ionization MOSFET (IMOS) device, Proceeding of the 10th Seminar of Science & Technology, 1(2), pp 71-77 [10] Choi W.Y., Song J.Y., Lee J.D., Park Y.J., Park B.-G., 2005, 70-nm impact-ionization metal-oxide-semiconductor (I-MOS) devices integrated with tunneling field-effect transistors (TFETs), IEDM Tech, Dig., pp 975-978 89 [11] Boucart K., Ionescu A.M., 2007, Length scaling of the double gate tunnel FET with a high-k dielectric, Solid-State Electron 51(11-12), pp 1500-1507 [12] Zhang Q., Shao W., Seabaugh A., 2006, Low-subthreshold-swing tunnel transistors, IEEE Electron Device Lett., 27(4), pp 297-300 [13] Choi W.Y., Park B.-G., Lee J.D., Liu T.-J.K., 2007, Tunneling fielld effect transistors (TFETs) with subthreshold swing (SS) less than 60 mV/dec, IEEE Electron Device Lett., 28(8) [14] Joen K., et al., 2010, Si tunnel transistors with a novel silicided source and 46 mV-dec swing, IEEE Symp on VLSI Technology Digest of Technical Papers, 978(1), pp 4244-7641 [15] Bhuwalka K.K., Schulze J., Eisele I., 2004, Performance enhancement of vertical tunnel field-effect transistors with SiGe in the δp+ layer, Jpn J Appl Phys., 43(7A), pp 4073-4078 [16] Zhan Z., Huang Q., Huang R., Jiang W., Wang Y., 2012, A tunnelinduced injection field-effect transistors with steep subthreshold slope and high on-off current ratio, Appl Phys Lett., pp 100, 113512 [17] Huang Q., Huang R., Zhan Z., Wu C., Qiu Y., Wang Y., 2012, Performance impro-vement of Si Pocket-Tunnel FET with steep subthreshold slope and high ION/IOFF ratio, IEEE 987(1) [18] Wang P.F., 2004, Complementary tunneling transistors for low power application, Ph D Thesis, University of Munich, Germany, pp [19] Knoll L., Schmidt M., Zhao Q.T., Trellenkamp S., Schafer A., Bourdelle K.K., Mantl S., 2013, Si tunneling transistors with high-on-currents and slopes of 50 mV/dec using segregation doped NiSi2 tunnel junctions, Solid State Electron (84), pp 211-215 [20] Physics of Semiconductor Devices, 1st ed New York: Wiley, 1969 90 [21] Knoch J., Appenzeller J., 2008, Tunneling phenomena in carbon nanotube field-effect transistors, Physica Status Solidi (a), 205(4), pp 679-694 [22] Boucart K and Ionescu A.M., 2007, Double-gate tunnel FET with highk gate dielectric, IEEE Trans Electron Devices, 54, pp 1725-1733 [23] Lee M.J., Choi W.Y., 2012, Effects of Device Geometry on HeteroGate-Dielectric Tunneling Field-Effect Transistors, IEEE Electron Devices Lett., 33(10) [24] Ahish S., Sharma D., Kumar Y.B.N., Vasantha M.H., 2016, Performance enhancement of novel InAs/Si hetero double-gate tunnel FET using Gaussian doping, IEEE Trans Electron Devices, 63(1), pp 288-295 [25] Mehta, et al., 2016, III-V Tunnel FET model with closed-form analytical solution, IEEE Trans Electron Devices, 63(5), pp 2163-2168 [26] Wang W., Sun Y., Wang H., Xu H., Xu M., Jiang S., Yue G., 2016, Investigation of light doping and hetero gate dielectric carbon nanotube tunneling field-effect transistor for improved device and circuit-level performance, College of Electronic Science Enginee-ring, Nanjing University of Posts and Telecommunications Nanjing 210023 [27] Toh E.-H., Wang G.H., Chan L., Samudra G., Yeo Y.-C., 2007, Device physics and design of double-gate tunneling field-effect transistors by Silicon film thickness optimization, Appl Phys Lett., 90(26), 263507 [28] Kao K.-H., Verhulst A S., Vandenberghe W.G., Meyer K.D., 2013, Counterdoped Pocket Thickness Optimization of Gate-on-Source-Only Tunnel FETs, IEEE Trans Electron Devices, 60(1) [29] Chien N.D., Shih C.-H., 2017, Oxide thickness-dependent efects of source doping profle on the performance of single- and doublegate tunnel feld-efect transistors, Superlattices Microstruct 102, pp 284– 299 91 [30] Noor S.L., Safa S., Khan M.D.Z.R., 2017, A silicon-based dual-material double-gate tunnel feld-efect transistor with optimized performance, Int J Numer Model Electron Netw Devices Fields 30, e2220 [31] Vandenberghe W.G., Verhulst A.S., Groeseneken G., Soree B., Magnus W., 2008, Analytical model for point and line tunneling in a tunnel feldefect transistor, International Conference on Simulation of Semiconductor Processes and Devices (SISPAD), pp 137–140 [32] Chien N.D., Shih C.H., Chen Y.H., Thu N.T., 2016, Diferent scalabilities of N- and P-type tunnel feld-efect transistors with Si/SiGe heterojunctions, International Conference on Electronics, Information and Communications (ICEIC), pp 10–13 [33] Kumar S., Baral K., Chander S., Singh P.K., Singh B., Jit S., Performance Evaluation of Double Gate III-V Heterojunction Tunnel FETs with SiO2/HfO2 Gate Oxide Structure, Deparrtment of Electronics Engineering Indian Institute of Technology (BHU), Varanasi India [34] SILVACO International, Santa Clara, ATHENA/ATLAS User’s Manual, 2012 CA 95054, USA, [35] Choi W.Y and Lee W., 2010, Hetero-gate-dielectric tunneling fieldeffect transistors, IEEE Trans Electron Devices, 57(9) [36] Choi W.Y., Lee H.K., 2016, Demonstrtion of hetero-gate-dielectric tunneling field-effect transistors (HG TFETs), Nano Convergence, 3, pp 13 [37] Lee G., Choi W.Y., 2013, Dual-dielectric-constant spacer hetero-gatedielectric tunneling field-effect transistors, Semicond Sci Techno-logy, 28, 052011 [38] Esaki L., 1958, New Phenomenon in Narrow Germanium p-n Junctions,” Physical Review, 109, pp 603-604 [39] Zener C., 2018, A theory of the electrical breakdown of solid dielectrics, in Proc R Soc Lond A, 145(855), pp 523-529 92 [40] Keldysh L., 1958, Behavior of non-metallic crystals in strong electric fields, Sov Phys JETP, 6(4), pp 763-770 [41] Kane E.O., 1959, Zener tunneling in semiconductors, J Phys Chem Solids, 12(2), pp 181-188 [42] Griffiths D.J., 2005, Introduction to Quantum Mechanics: 2nd Edition, Prentice Hall, Upper Saddle River, pp.315 [43] Griffiths D.J., 1994, Introduction to Quantum Mechanics, Prentice Hall, New Jersey, pp 274-297 [44] Sze S.M., 1981, Physics of Semiconductor Devices, nd Edition, John Wiley & Sons, New York [45] Kittle C., 1981, Introdution to Solid State Physics, th Edition, John Wiley & Sons, New York, pp 317 [46] Fischetti M.V., O’Regan T.P., Narayanan S., Sachs C., Seonghoon J., Kim J., Zhang Y., 2007, Theoretical study of some physical aspects of electronic transport in nMOSFETs at the 10-nm gate-length, Transactions on Electron Devices, 54(9), pp.2116-2136 [47] Flietner H., 1972, The E(k) relation for a two-band scheme of semiconductors and the application to the metal-semiconductor contact, Physica Status Solidi (b), 54, pp.201-208 [48] Wang S., 1989, Fundamentals of Semiconductor Theory and Device Physics, Prentice-Hall, pp.484-491 [49] Moll J.L., 1970, Physics of Semiconductors, McGraw-Hill, New York, pp 252 [50] Khayer M.A., Lake R.K., 2009, Driver currents and leakage currents in InSb and InAs nanowire and carbon Nanotube band-to-band tunneling FETs, IEEE Electron Dev Lett., 30(12), pp 1257-1259 [51] Luisier M., Klimeck G., 2010, Simulation of nanowire tunneling transistors: From the Wentzel-Kramers-Brillouin approximation to fullband phonon-assisted tunneling, J Appl Phys., 107(8) 93 [52] Kane E.O., 1961, Theory of tunneling, J Appl Phys., 31(1), pp 83-91 [53] Hoàng Sỹ Đức, 2017, Đánh giá mẫu xun hầm qua vùng cấm mơ hình cho transistor trường xuyên hầm đường, Luận văn Thạc sỹ Vật lý kỹ thuật, Đại học Đà Lạt, tr 16-24 [54] Synopsys MEDICI User’s Manual, Synopsys Inc., Mountain View, CA, 2010 [55] Q Smet, et al., 2014, InGaAs tunnel diodes for the calibration of semiclassical and quantum mechanical band-to-band tunneling models J Appl Phys., 115, 184503 [56] Nguyễn Thị Thu, 2017, Nghiên cứu hiệu ứng kênh ngắn transistor trường xuyên hầm với cấu trúc dị chất Si/SiGe sử dụng phương pháp mô hai chiều, Luận văn Thạc sỹ Vật lý kỹ thuật, Đại học Đà Lạt, tr 19-22 [57] Shih C.-H., Chien N.D., 2014, Design and modeling of line-tunneling feld-efect transistors using low-bandgap semiconductors, IEEE Trans Electron Devices 61, pp 1907–1913 [58] Shih C.-H., Chien N.D., Tran H.-D., Chuan P.V., 2020, Device Physics and Design of Hetero-Gate Dielectric Tunnel Field-Effect Transistors with Different High/Low-k EOT ratios, Appl Phys A [59] Omura Y., Izumi K., 1996, Quantum mechanical influences on shortchannel effects in ultra-thin MOSFET/SIMOX devices, IEEE Electron Device Lett 17, pp 300-302 [60] Wang P.F., 2004, Complementary tunneling transistor for low power application, Ph.D Thesis, University of Munich, Germany, pp 54-56 ... nghiên cứu thiết kế lớp điện môi cực cổng dị cấu trúc, từ đánh giá vai trị việc nâng cao đặc tính điện TFET có cấu trúc khác Các số điện môi cao thấp chất cách điện giả sử tùy chỉnh lựa chọn giá trị... vai trò kỹ thuật điện môi cực cổng dị cấu trúc loại TFET có cấu trúc khác như: cấu trúc xuyên hầm điểm, xuyên hầm đường, cấu trúc khối cấu trúc thân mỏng lưỡng cổng Các đánh giá so sánh dựa kết... cổng dị cấu trúc cấu trúc TFET khác cần thiết Vì mức độ điều biến vùng kênh phụ thuộc vào bề dày ơ-xít tương đương lớp cách điện cực cổng, việc áp dụng mối nối dị cấu trúc lớp cách điện cực cổng