Thiết kế neural network xử lý tín hiệu radar thứ cấp cài đặt trên FPGA

ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA _oOo _ HUỲNH TRUNG KIÊN THIẾT KẾ NEURAL NETWORK XỬ LÝ TÍN HIỆU RADAR THỨ CẤP CÀI ĐẶT TRÊN FPGA CHUYÊN NGÀNH : Vô Tuyến - Điện Tử MÃ SỐ : 02.07.01 LUẬN VĂN THẠC SĨ [ TP HỒ CHÍ MINH, THÁNG 04 NĂM 2003 BỘ GIÁO DỤC VÀ ĐÀO TẠO ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM Độc Lập- Tự Do- Hạnh Phúc NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: HUỲNH TRUNG KIÊN Phái: Nam Ngày, tháng, năm sinh: 28/02/1977 Nơi sinh: Thuận Hải Chuyên ngành: Vô Tuyến – Điện Tử Mã số : 02 07.01 I-TÊN ĐỀ TÀI: Thiết Kế Neural Network Xử Lý Tín Hiệu Radar Thứ Cấp Cài Đặt Trên FPGA II-NHIỆM VỤ VÀ NỘI DUNG: - Nghiên cứu phương pháp xử lý tín hiệu radar thứ cấp - Nghiên cứu mạng Neural Network - Nghiên cứu ngôn ngữ VHDL công nghệ FPGA - Thiết kế IC xử lý tín hiệu thứ cấp dựa neural network tiến hành cài đặt dựa công nghệ FPGA III - NGÀY GIAO NHIỆM VỤ: 20 / 11 / 2002 IV - NGÀY HOÀN THÀNH NHIỆM VỤ: 20/ 04 / 2003 V - HỌ TÊN CÁN BỘ HƯỚNG DẪN I: TS Nguyễn Như Anh VI - HỌ TÊN CÁN BỘ HƯỚNG DẪN II: Ths Hồ Trung Mỹ VII - HỌ TÊN CÁN BỘ CHẤM NHẬN XÉT 1: VIII- HỌ TÊN CÁN BỘ CHẤM NHẬN XÉT 2: CÁN BỘ HƯỚNG DẪN CÁN BỘ NHẬN XÉT CÁN BỘ NHẬN XÉT Nội dung Đề Cương Luận án cao học thông qua Hội Đồng Chuyên Ngành Ngày PHÒNG QLKH-SĐH tháng năm 2003 CHỦ NHIỆM NGÀNH CÔNG TRÌNH ĐƯC HOÀN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH Cán hướng dẫn khoa học: TS NGUYỄN NHƯ ANH Ths HỒ TRUNG MỸ Cán chấm nhận xét 1: Cán chấm nhận xét 2: Luận án bảo vệ HỘI ĐỒNG CHẤM BẢO VỆ LUẬN ÁN CAO HỌC TRƯỜNG ĐẠI HỌC BÁCH KHOA ngày …… tháng …… năm 2003 TÓM TẮT LÝ LỊCH TRÍCH NGANG Họ tên học viên: HUỲNH TRUNG KIÊN Phái: Nam Ngày, tháng, năm sinh: 28/02/1977 Nơi sinh: Thuận Hải Địa liên lạc: Trạm Radar Thông Tin Cà Mau, đường Tôn Đức Thắng, Phường 6, Tp.Cà Mau QUÁ TRÌNH ĐÀO TẠO: - Từ 9/1994 đến 5/1999: học kỹ sư Đại học Quốc gia TP HCMTrường Đại học Kỹ Thuật, khoa Điện – Điện Tử, Bộ môn Điện tử - Từ 9/2000 đến 2003: học Cao học chuyên ngành Vô Tuyến – Điện Tử Đại học Quốc gia TP HCM - Trường Đại học Bách Khoa QUÁ TRÌNH CÔNG TÁC: Từ 8/1999 đến nay: nhân viên kỹ thuật Trạm Radar – Thông Tin Cà Mau, Trung Tâm Quản Lý Bay Miền Nam, Trung Tâm quản Lý Bay Dân Dụng Việt Nam LỜI CẢM ƠN Con xin cảm ơn ba mẹ, anh chị – người thân yêu Xin chân thành cảm ơn: - Em xin chân thành gởi đến Cô Nguyễn Như Anh, Thầy Hồ Trung Mỹ lời cảm ơn chân thành lòng biết ơn sâu sắc tận tình hướng dẫn tận tình, tạo điều kiện thuận lợi cho em suốt thời gian thực luận án này, - Em xin chân thành cảm ơn nhiều thầy cô trong môn Điện tử, môn Viễn Thông - Khoa Điện – Điện tử , trường Đại Học Bách Khoa Thành phố Hồ Chí Minh, - Và em xin gởi lời cảm ơn đến Phòng Quản Lý Khoa Học- Sau Đại Học, Các thầy cô Hội đồng Bảo vệ Luận án - Các cô chú, anh chị, bạn đồng nghiệp trong Trung Tâm QLBMN tận tình giúp đỡ thời gian qua - Và xin chân thành cảm ơn bạn Nguyễn Bảo Kỳ, Phạm Thuỳ Trang tận tình giúp đỡ động viên học tập làm luận văn Xin chân thành cảm ơn! MỤC LỤC NHIỆM VỤ LUẬN ÁN LỜI CẢM ƠN TÓM TẮT MỤC LỤC Trang BẢNG LIỆT KÊ CÁC HÌNH MỞ ĐẦU ………………….………………….………………….………………….………………….………………….… PHẦN I: MẠNG NEURON VÀ MÔ HÌNH LAN TRUYỀN NGƯC: I GIỚI THIỆU MẠNG NEURON: Cấu trúc neuron: Mô hình neuron: Nodes neuron: II MÔ HÌNH PERCEPTRON: III MÔ HÌNH LAN TRUYỀN NGƯC - FEEDFORWARD: Khởi tạo trọng lượng độ dời: Trình bày input output mong muốn: Tính toán tiến: Tính toán lùi: Quá trình lặp: IV XÉT QUÁ TRÌNH LAN TRUYỀN TIẾN: Thuật giải huấn luyện lan truyền tiến: Trình bày toán học giải thuật : 02 02 03 04 05 06 06 07 07 08 08 09 09 10 PHẦN II: NGÔN NGỮ VHDL VÀ CÔNG NGHỆ FPGA: I SƠ LƯC VỀ THIẾT KẾ SỐ : Khuynh hướng phát triển ngành thiết kế số: Những công cụ thông dụng hỗ trợ việc thiết kế số: a Các thiết bị logic lập trình được: b Ngôn ngữ mô tả phần cứng: Phần mềm hỗ trợ thiết kế số : II CÔNG NGHỆ LOGIC SỐ : Các loại ic số : 13 13 14 14 15 16 18 18 Coâng nghệ logic lập trình (PLD): CPLD FPGA: III CÔNG NGHỆ CPLD : ng dụng CPLD: 18 21 23 23 Cấu trúc cụ thể CPLD : 23 IV CÔNG NGHỆ FPGA : 25 Giới thiệu FPGA : 25 Cấu trúc FPGA: 27 2.1 Các khối logic: 27 2.2 Các nguồn kết nối: 28 2.3 ng dụng FPGA: 28 2.4 Quá trình cài đặt: 30 2.5 Các công nghệ lập trình chip: 32 a Công nghệ lập trình dùng ram tónh: 32 b Công nghệ lập trình dùng cầu chì nghịch (anti-fuse): 34 c Công nghệ lập trình dùng eprom eeprom: 35 d Tóm tắt công nghệ lập trình chip: 36 e Các loại FPGA thị trường: 37 Giới thiệu họ FPGA FLEX 10K : V NGÔN NGỮ VHDL : Khái quát vhdl: a VHDL gì: b Lịch sử phát triển : c Các điểm mạnh VHDL: Cấu trúc ngôn ngữ VHDL: a Khai báo entity (entity declaration): b Phần architecture body : c Configuration declaration: d Khai baùo package: Identifiers - danh hiệu VHDL: Các đối tượng lieäu: a Constant declaration: b Variable declaration: c Signal declaration: d Một số cách khai báo đối tượng khác: e Các kiểu liệu : 39 46 46 46 46 47 48 49 51 58 60 63 64 65 65 66 66 67 PHẦN III: HỆ THỐNG RADAR VÀ XỬ LÝ TÍN HIỆU CẤP HAI: I GIỚI THIỆU CHUNG: II HỆ THỐNG XỬ LÝ TÍN HIỆU CẤP II: Mô hình quỹ đạo mục tiêu: Các thông tin phục vụ xử lý thứ cấp tin tức radar: Xử lý quỹ đạo : Định dạng liệu cho trình xử lý: a Tín hiệu ngõ vào: b Tín hiệu ngõ ra: 83 85 85 86 87 94 94 94 PHẦN IV:THIẾT KẾ: I MẠNG NEURON: Quá trình huấn luyện lan truyền tiến: Cấu trúc mạng neuron : a Bộ nhân: b Bộ tích lũy: c Khối tính toán: d Mảng khối tính toán (grid): II KHỐI ĐIỀU KHIỂN: III CHI TIẾT CÁC THÀNH PHẦN THIẾT KẾ: a Mạng neuron b Khối control: 99 100 104 105 105 105 106 107 108 108 113 PHẦN V: CHƯƠNG TRÌNH VÀ KẾT QUẢ MÔ PHỎNG 115 PHẦN VI: KẾT QUẢ VÀ HƯỚNG PHÁT TRIỂN: I CÁC VẤN ĐỀ ĐÃ THỰC HIỆN TRONG LUẬN ÁN: II NHỮNG HẠN CHẾ VÀ HƯỚNG PHÁT TRIỂN CỦA LUẬN ÁN: 147 148 TÀI LIỆU THAM KHẢO ………………….………………….………………….………………….……… 151 BẢNG LIỆT KÊ CÁC HÌNH TRONG BÁO CÁO Hình 1: Cấu trúc chip neuron Hình 2: Cấu trúc node Hình 3: Mô hình Perceptron Hình 4: Mô hình lan truyền ngược Hình 5: Quá trình lan truyền tiến Hình 6: Hình minh hoạ cấu trúc CPLD Hình 7: Phần mềm thiết kế MaxPlus II Hình 8: Phần mềm thiết kế Xilinx 2.1 Hình 9: Cấu trúc tổng quát PLA Hình 10: Cấu trúc PLA mức cổng Hình 11: PLA lập trình Hình 12: Ví dụ mặt phẳng PAL Hình 13: PLD có ngõ OR nối vào flipflop Hình 14: Cấu trúc tổng quát CPLD Hình 15: Cấu trúc tổng quát FPGA Hình 16: Mô hình FPGA Hình 17: Hệ thống CAD tiêu biểu cho FPGA Hình 18: Công nghệ lập trình RAM tónh Hình 19: loại FPGA thực tế Hình 20: Sơ đồ khối tổng quát họ FLEX10K Hình 21: Ví dụ kích thước Ram Hình 22: Các ví dụ kết hợp Ram Hình 23: Cấu trúc EAB ( Khối mảng nhúng được) Hình 24: Cấu trúc khối mảng logic _ LAB Hình 25: Cấu trúc yếu tố logic _ LE Hình 26: Entity cấu trúc Hình 27: Sơ đồ half_adder Hình 28: Dạng vùng nhận biết mặt phẳng thẳng đứng Hình 29: Giải thuật xử lý Hình 30: Lưu đồ giải thuật Hình 31: Lưu đồ giải thuật Hình 32: Lưu đồ xét tương quan Hình 33: Khởi tạo track Hình 34: Ví dụ cửa số ICC Hình 36: Sơ đồ khối Hình 37: Sơ đồ kết nối control – neuron Hình 38: Ví dụ mạng neuron Hình 39: Cấu trúc mạng neuron Hình 40: Sơ đồ khối mạng neuron Hình 41: Sơ đồ khối nhân 14 16 17 18 19 19 20 20 21 22 27 31 33 37 40 41 41 42 43 44 49 50 83 88 89 90 91 91 93 98 99 100 104 104 105 Hình 42: Sơ đồ khối tính toán Hình 43: Sơ đồ mảng khối tính toán Hình 44: Khối state Hình 45: Khối xử lý Hình 46: Mạng neuron Hình 47: Khối nhân Hình 47: Khối tích lũy Hình 48: Sơ đồ khối node Hình 49: Sơ đồ khối mảng node Hình 50: Sơ đồ khối dồn kênh Hình 51: Cấu trúc mạng neuron Hình 52: Khối cộng (trừ) Hình 53: Khối so saùnh 105 106 107 107 108 109 110 110 111 111 112 113 114 CHƯƠNG TRÌNH KẾT QUẢ MÔ PHỎNG Kết mô Maxplus II : Học viên Huỳnh Trung Kiên Trang 135 CHƯƠNG TRÌNH KẾT QUẢ MÔ PHỎNG 12 Khối so sánh: Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_arith.all; Use ieee.std_logic_signed.all; Cac tin hieu ngo vao: Xerr, XNR (sai so neuron cung cap) Cac tin hieu ngo result va scheck la cac tin hieu dieu khien -cung cap cho khoi control Entity Sosanh is Generic( word_length : integer :=16); Port(XErr, XNR: in std_logic_vector((word_length-1) downto 0); result, scheck: out std_logic); End Sosanh; Architecture Design of sosanh is Signal TempXNR: std_logic_vector((word_length-1) downto 0); Begin TEMPXNR