Nghiên cứu khả thi giao tiếp ADSL cho modem ADSL

BỘ GIÁO DỤC & ĐÀO TẠO ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA *********** NGUYỄN DUY SƠN CHUYÊN NGÀNH: KỸ THUẬT VÔ TUYẾN ĐIỆN TỬ MÃ SỐ NGÀNH: 02.07.01 LUẬN ÁN CAO HỌC Tp Hồ Chí Minh, 07/2006 Đại Học Quốc Gia Tp Hồ Chí Minh TRƯỜNG ĐẠI HỌC BÁCH KHOA CỘNG HÒA XÃ HỘI CHỦ NGHÍA VIỆT NAM Độc Lập – Tự Do – Hạnh Phúc NHIỆM VỤ LUẬN VĂN THẠC SĨ Họ tên học viên: Nguyễn Duy Sơn Ngày, tháng, năm sinh: 17 – 08 – 1981 Chuyên nghành: Kỹ thuật vô tuyến điện tử Phái : nam Nơi sinh: Tiền Giang Mã số: 01404344 Tên đề tài: NGUYÊN CỨU KHẢ THI GIAO TIẾP ADSL CHO MODEM ADSL I- NHIỆM VỤ VÀ NỘI DUNG - Nghiên cứu giao tiếp đường truyền ADSL - Thực module phần cứng FPGA II- NGÀY GIAO NHIỆM VỤ : 01/01/2006 III-NGÀY HOÀN THÀNH NHIỆM VỤ : 01/07/2006 IV-HỌ VÀ TÊN CÁN BỘ HƯỚNG DẪN : GS.TS Đặng Lương Mô CÁN BỘ HƯỚNG DẪN CHỦ NHIỆM NGÀNH GVC.Th.S Tống Văn On BỘ MÔN QUẢN LÝ NGÀNH (Ký tên ghi rõ họ, tên, học hàm học vị) Nội dung đề cương luận văn thạc sĩ Hội Đồng Chuyên Ngành thơng qua Ngày PHỊNG ĐÀO TẠO SĐ tháng năm 2006 KHOA QUẢN LÝ NGÀNH CƠNG TRÌNH ĐƯỢC HỒN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐẠI HỌC QUỐC GIA TP HỒ CHÍ MINH Cán hướng dẫn khoa học: GS.TS ĐẶNG LƯƠNG MÔ GVC.ThS TỐNG VĂN ON Ký tên Ký tên Cán chấm nhận xét 1: ……………………………………………………………… Ký tên Cán chấm nhận xét 2: ……………………………………………………………… Ký tên Luận văn thạc sĩ bảo vệ HỘI ĐỒNG CHẤM BẢO VỆ LUẬN VĂN THẠC SĨ TRƯỜNG ĐẠI HỌC BÁCH KHOA, ngày ……tháng ……năm 2006 Lời cảm ơn Để hoàn thành luận án bên cạnh nổ lực thân cịn có giúp đở nhiều người, em xin chân thành cảm ơn Thầy GS.TS Đặng Lương Mô Thầy Ths Tống Văn On hết lòng dẫn, xây dựng ý tưởng, định hướng cho em suốt thời gian làm luận án Em xin chân thành cảm ơn dạy dỗ nhiệt tình thầy Khoa Điện đồn thể giáo viên Trường ĐH Bách Khoa Thành phố Hồ Chí Minh truyền đạt kiến thức bổ ích, kinh nghiệm q báu chun mơn lĩnh vực khác sống Em xin chân thành Thầy cô Đồng nghiệp Bộ môn Điện tử tận tình giúp đở tạo điều kiện tốt cho em học tập làm việc suốt thời gian qua Em xin chân thành cảm ơn Phòng quản lý Đào tạo sau đại học giúp em hồn thành khóa học Con xin kính trọng gởi lịng biết ơn đến Ba Mẹ yêu thương lo lắng tạo điều kiện tốt cho học tập Xin cảm ơn tất bạn bè giúp đỡ động viên vượt qua khó khăn học tập sống Tp Hồ Chí Minh 01 tháng năm 2006 Nguyễn Duy Sơn ABSTRACT STUDY THE FEASIBILITY INTERFACE LINE ADSL By NGUYEN DUY SON Today, IC manufacture technology very develop in the world February 20th,2006 IBM was announced that they studyed success manufacture IC with 30nm technology February 28th, 2006 Intel’s initial investment in Vietnam amounts to $605M which involves chip assembling and finalizing as well as other activities such as R&D in information technologies and technical services related to their products The thesis “study the feasibility interface line ADSL” to learn and study the feasibility made IC interface with line ADSL by modulation and demodulation Discrete MultiTone (DMT), the first step program on FPGA The thesis present basic modulation and demodulation DMT such as : QAM, IFFT/FFT, Reed-Solomon code, Frequency Domain Equalizer, cylclic prefix,… The next section present implement modullation and demodulation DMT on FPGA The thesis divided into chapters : Ø Chapter 1: Introduction o This chaper summarizes basic DMT,ADSL technology Ø Chapter 2: Modullation and demodulation DMT o This chapter describe some technology in modullation and demodulation DMT such as : QAM, IFFT/FFT, FEC Reed Solomon,FEQ, cyclic prefix,… Ø Chapter 3: FPGA and VHDL o This chapter summarizes language VHDL and FPGA Ø Chapter 4: Implement Discriete Multitone Modulation on FPGA o This chapter describe algorithm, block diagram, state machine control some technology in previous chapter to Implement Discriete Multitone Modulation on FPGA and show results synthesis on FPGA Ø Chapter 5: Conclusion GVHD: GSTS.Đặng Lương Mô – ThS.Tống Văn On Mục lục CHƯƠNG GIỚI THIỆU ĐỀ TÀI CHƯƠNG TỔNG QUAN VEÀ ADSL .2 1.1 TỔNG QUAN VỀ ADSL .3 1.1.1 ADSL ? 1.2 CƠ CHẾ HOẠT ĐỘNG VỚI ADSL .4 1.2.1 ADSL vaän haønh sao? 1.2.2 Ưu điểm ADSL? 1.3 CÁC THÀNH PHẦN CỦA ADSL 1.3.1 Modem ADSL gì? 1.3.2 Modem ADSL laøm việc nào? .7 1.3.3 Mạch vòng / Local Loop ? 1.3.4 Các thành phần ADSL từ phía nhà cung cấp dịch vụ 1.3.5 DSLAM gì? 1.3.6 Vaäy BAS gì? 1.4 CẤU TRÚC CỦA MODEM ADSL 10 1.4.1 Vai trò PPP 10 1.4.2 Modem ADSL thực tế 10 CHƯƠNG MỘT SỐ KỸ THUẬT TRONG ĐIỀU CHẾ DMT 12 2.1 CÁC KỸ THUẬT MÃ HOÁ ĐƯỜNG TRUYỀN: 13 2.1.1 Mã hoá DMT: 15 2.1.2 DMT cho ADSL – chuaån T1.413 16 2.2 QAM ( Quadrature Amplitude Modulation ) 18 2.2.1 Giải điều cheá QAM 20 2.2.2 Tập hợp VECTOR điểm điều chế – QAM CONSTELLATION 22 2.2.3 Loãi VECTOR 23 2.3 BIẾN ĐỔI FOURIER RỜI RẠC ( Discrete Fourier Transform DFT)24 2.3.1 Định nghóa : 24 2.3.2 Biến đổi Fourier nhanh ( Fast Fourier Transfer - FFT) 24 2.4 Forword Error Correction – Reed Solomon 39 2.4.1 Mã hóa Reed – Solomon( RS) 39 SVHT: Nguyeãn Duy Sơn Trang GVHD: GSTS.Đặng Lương Mô – ThS.Tống Văn On 2.4.2 2.5 Thuật toán mã hóa giải mã Reed – Solomon: 40 MỞ ROÄNG CYCLIC : 41 2.6 CAÂN BẰNG MIỀN TẦN SỐ - FREQUENCY DOMAIN EQUALIZATION 42 CHƯƠNG TỔNG QUAN FPGA VÀ NGÔN NGỮ VHDL 45 3.1 CÁC ĐIỂM MẠNH CỦA VHDL .46 3.2 CÁC KHÁI NIỆM CƠ BẢN .47 3.3 MÔ TẢ CHI TIẾT CÁC HP PHẦN VÀ CÁC LƯU Ý QUAN TRỌNG 48 3.3.1 Khai báo Entity 48 3.3.2 Khai baùo PORT 48 3.3.3 Kết nối với PORT (Port Connection Rules) 48 3.3.4 Khai baùo Architecture Body 49 3.3.5 Thiết kế dạng structure: 49 3.3.6 Thieát keá dạng dòng liệu -dataflow- 49 3.3.7 Thiết kế dạng hành vi -behavior- 50 3.3.8 Thiết kế dạng kết hợp 51 3.3.9 Khai baùo Package (Package Declaration) 51 3.4 CÁC ĐỐI TƯNG DỮ LIỆU 52 3.4.1 Hằng số (constant) 52 3.4.2 Một số cách khai báo khaùc 53 3.5 CÁC KIỂU DỮ LIỆU TRONG VHDL 53 3.6 CÁC TOÁN TỬ SỐ HỌC TRONG VHDL 54 3.6.1 Toán tử luận lý (logical) 54 3.6.2 Toán tử quan hệ (relational) 54 3.6.3 Các toán tử dịch (shift) 55 3.6.4 Các toán tử coäng (adding) 55 3.6.5 Các toán tử nhân 55 3.6.6 Caùc toaùn tử hỗn hợp 56 3.7 CÁC THUỘC TÍNH .56 3.8 CÁC LỆNH TUẦN TỰ 57 3.8.1 Phép gán biến (Variable Assignment Statement) 58 3.8.2 Phép gán tín hiệu (Signal Assignment Statement) 58 SVHT: Nguyễn Duy Sơn Trang GVHD: GSTS.Đặng Lương Mô – ThS.Tống Văn On 3.8.3 3.8.4 Lệnh WAIT 59 Lệnh điều kieän 59 3.9 LỆNH ĐỒNG THỜI .61 3.9.1 Pheùp gán tín hiệu 61 3.9.2 Lệnh GENERATE có điều kiện 63 CHƯƠNG FPGA 4.1 THỰC HIỆN ĐIỀU CHẾ, GIẢI ĐIỀU CHẾ DMT TRÊN 63 SƠ ĐỒ KHỐI TỔNG QUÁT ĐIỀU CHẾ, GIẢI ĐIỀU CHẾ DMT : 64 4.2 QAM : .67 4.2.1 Thiết kế : 67 4.2.2 Kết thực : 68 4.3 BIẾN ĐỔI FFT IFFT : 71 4.3.1 Thieát keá: 71 4.3.2 Sơ đồ khối triển khai cụ thể FPGA : 74 4.3.3 Sơ đồ giải thuật: 76 4.3.4 Kết quả: 77 4.4 CYCLIC PREFIC : .87 4.4.1 Thieát keá : 87 4.4.2 Keát quaû: 88 4.4.3 Remove Cyclic Prefix : 90 4.5 FEQ (Frequency Domain Equalizer) : .93 4.5.1 Thiết kế : 93 4.5.2 Kết tổng hợp : 94 4.6 Forword Error Correction : Reed Solomon .96 4.6.1 Sơ đồ khối khai triển : 96 4.6.2 Máy trạng thái minh họa việc tính thể 97 CHƯƠNG KẾT LUẬN 102 5.1 CÁC MODULE ĐÃ THỰC HIỆN ĐƯC : 102 5.2 HẠN CHẾ ĐỀ TÀI : 105 5.3 HƯỚNG PHÁT TRIỂN ĐỀ TÀI : 105 SVHT: Nguyễn Duy Sơn Trang GVHD: GSTS.Đặng Lương Mô – ThS.Tống Văn On DANH MỤC HÌNH Hình 2-1 Phổ tần DMT 15 Hình 2-2 Sơ đồ điều chế DMT 16 Hình 2-3 tín hiệu điều chế QAM 19 Hình 2-4 Sơ đồ khối điều chế QAM .19 Hình 2-5 Giải pháp điều chế QAM 21 Hình 2-6 Sơ đồ thực tính toán đệ quy mẫu DFT thứ k .26 Hình 2-7 Sơ đồ dòng tín hiệu bậc hai tính toán đệ quy mẫu thứ k DFT theo thuật toán Goertzel .27 Hình 2-8 Sơ đồ dòng tín hiệu phân tích theo thời gian DFT N – điểm thành hai DFT (N/2) – điểm với N = 29 Hình 2-9 Đồ thị dòng tín hiệu biểu thị cánh bướm FFT DFT 30 Hình 2-10 Đồ thị dòng tín hiệu khai triển DFT (N/2) – điểm 31 Hình 2-11 Đồ thị dòng tín hiệu khai triển DFT 32 Hình 2-12 Sơ đồ dòng tín hiệu DFT – điểm .32 Hình 2-13 Đồ thị dòng tín hiệu phân tích theo thời gian để tính DFT – điểm .33 Hình 2-14 Sơ đồ dòng tín hiệu cánh bướm tắc .34 Hình 2-15 Sơ đồ dòng tín hiệu mô tả cánh bướm theo phương trình 2.3.15.35 Hình 2-16 Sơ đồ dòng tín hiệu khai triển theo tầng DFT – điểm thành DFT – điểm 38 Hình 2-17 Sơ đồ dòng tín hiệu FFT – điểm khai triển theo tần số 39 Hình 2-18 sơ đồ dòng tín hiệu khai triển theo tần số tính FFT – điểm 39 Hình 2-19 Mã hóa hệ thống Reed – Solomon .40 Hình 2-20 Cấu trúc Reed – Solomon .40 Hình 2-21 Phương pháp mà hoá Reed – Solomon .41 Hình 2-22 Mở rộng cyclic 42 Hình 2-23 Thể tính hai mặt miền thời gian - miền tần số lọc 43 Hình 2-24 Ví dụ khối chèn tiền tố chu kỳ 44 Hình 3-1 Cấu trúc thiết kế 47 Hình 3-2 Toán tử số học 54 Hình 4-1 Sơ đồ khối điều chế giải điều chế DMT .66 Hình 4-2 Chòm QAM 64 điểm 67 Hình 4-3 Chòm QAM 256 điểm 68 Hình 4-4 Symbol QAM .68 SVHT: Nguyeãn Duy Sơn Trang GVHD: GSTS.Đặng Lương Mô – ThS.Tống Văn On − Kết mô : Hình 4-62 Kết mô RS SVHT: Nguyễn Duy Sơn Trang 101 GVHD: GSTS.Đặng Lương Mô – ThS.Tống Văn On CHƯƠNG KẾT LUẬN Giao tiếp đường truyền ADSL thông qua điều chế giải điều chế DMT đề tài lớn Để thực giải điều chế điều chế DMT cần phải thực module lớn : Ø Ø Ø Ø Ø Ø Ø Ø Ø Ø Tính FFT IFFT Điều chế giải điều chế QAM Bộ lọc cân FEQ Mã hóa giải mã Reed Solomon Trật tự tone, ghép xen Cyclic Prefix Bộ lọc miền thời gian TEQ Echo Canceller Các chuyển đổi nối tiếp sang song song ngược lại Giao tiếp với ADC/DAC Ở chưa kể đến IC DAC DAC để chuyển đổi tín hiệu tương tự sang số ngược lại (Analog Front End ADSL S5N8951 AFE ) 5.1 CÁC MODULE ĐÃ THỰC HIỆN ĐƯC : − Luận văn dừng lại mức thực module 10 module kể nên chưa thể hoàn thành việc giao tiếp với đường truyền ADSL Còn module chưa luận văn lọc miền thời gian FIR, Echo canceller, đệm giao tiếp liệu với mạch ADC/DAC trật tự tone, ghép xen − − Nguyên nhân chưa hoàn thành : § Khối lượng công việc lớn § Thời gian đầu tư cho luận văn chưa nhiều § Kiến thức hạn chế § Điều kiện thử nghiệm hạn chế ( software, kit thử nghiệm, máy dao động ký, đường truyền ADSL v.v…) SVHT: Nguyễn Duy Sơn Trang 102 GVHD: GSTS.Đặng Lương Mô – ThS.Tống Văn On MODULE ĐÃ THỰ C HIỆ N ĐƯ C Module chưa thực Module thực chưa hoàn chỉnh Module thực Module analog (sử dụng IC tích hợp sẵn) Hình 5-1 Sơ đồ khối module điều chế giải điều chế DMT thực SVHT: Nguyễn Duy Sơn Trang 103 GVHD: GSTS.Đặng Lương Mô – ThS.Tống Văn On Kiểm tra kết thực : Spartan3 _2 Spartan3 _1 Hình 5-2 Sơ đồ khối module điều chế giải điều chế DMT thực cài đặt FPGA Các module điều chế giải điều chế cài đặt kit Spartan Dữ liệu lấy từ đường RX cổng COM máy tính, qua module điều chế DMT Tín hiệu sau điều chế đưa qua module giải điều chế sau theo đường TX truyền máy tính Để có liệu kiểm tra, cần có thêm module : Ø UART nhận liệu nối tiếp từ cổng COM chuyển sang song ngược lại Ø Bộ đệm liệu FIFO ( First In First Out) Ø Bộ đệm liệu ngõ vào (BUFFER) nhận liệu từ FIFO tạo tín hiệu đồng khung (8 byte khung) Do tài nguyên kit Spartan3 có hạn nên cần đến kit cho trình điều chế giải điều chế Tài nguyên sử dụng tốc độ sau tổng hợp cho trình : SVHT: Nguyễn Duy Sơn Trang 104 GVHD: GSTS.Đặng Lương Mô – ThS.Tống Văn On Hình 5-3 Tài nguyên cho điều chế/giải điều chế DMT n n n n n n Timing Summary: Speed Grade: -5 Minimum period: 12.369ns (Maximum Frequency: 80.847MHz) Minimum input arrival time before clock: 7.522ns Maximum output required time after clock: 6.306ns Maximum combinational path delay: No path found Hình 5-4 Tốc độ xung clock cho trình điều chế / giải điều chế DMT Kết cài đặt phần cứng thực thi tốt : liệu nhận giao diện giao tiếp (từ TX) liệu truyền (từ RX) giống 5.2 HẠN CHẾ ĐỀ TÀI : − Mặc dù thực module nói chưa kiểm nghiệm thực tế ( cài đặt kiểm nghiệm FPGA) với rộng liệu hệ thống thực không đủ tài nguyên Các module thu nhỏ kiểm nghiệm FPGA mô thu nhỏ − Các module thực chưa đạt tối ưu tài nguyên sử dụng tốc độ tối đa đạt 5.3 HƯỚNG PHÁT TRIỂN ĐỀ TÀI : − Đề tài tiếp tục tìm hiểu, nghiên cứu để hoàn thành số module lại để hoàn thành chip điều chế giải điều chế DMT − Các module tối ưu hóa diện tích tài nguyên sử dụng tốc độ hoạt động tối đa − Hướng phát triển quan trọng cho đề tài : dựa sản phẩm mẫu FPGA chế tạo IC tích hợp DMT SVHT: Nguyễn Duy Sơn Trang 105 TÀI LIỆU THAM KHẢO [1] Prof.Brian L Evans, Equalizer Design to Maximize Bit Rate in ADSL Transceivers, Dept of Electrical Eng, The University of Texas at Austin http://signal.ece.utexas.edu [2] Koen Vanleu Geert Ysebaert, Marc Moonen, KUleuven, Per-Tone Algorithms for ADSL tranceivers, , EAST SACD-SISTA, Belgium [3] Implementing OFDM Using Altera Intellectual Property ,White paper of Altera, http://www.altera.com [4] Implement FFT using Block Loading Point Scale,White paper of Altera, http://www.altera.com [5] Charles K Summmers, ADSL : standards, Implementation, and Architecture, CRC Press, CRC Press LLC, 1999 [6] Kimmo K Saarela, ADSL , Tampere University of Technology, Telecommunication Laboratory, Finland, 1995 [7] John G Proakis, Dimitris G Manolakis, Digital Signal Processing: Priciples, Algorithms and Application, Prentice-Hall International, INC , 1996 [8] NASI/TE1.4/94-007, Asymmetric Digital Subcriber Line ( ADSL) Metallic Interface [9].Traàn Đức Cường, Kỹ thuật điều chế DMT ứng dụng ADSL, luận án cao học, ĐH Bách Khoa Tp.HCM, 2004 PHỤ LỤC SOURCE CODE 1) Mã hóa REED-SOLOMON - Company: Technology University Engineer: Nguyen Duy Son Create Date: 05:33:53 06/27/06 Design Name: Module Name: FEC_RS53 - Behavioral Project Name: Target Device: Tool versions: Description: - Dependencies: - Revision: Revision 0.01 - File Created Additional Comments: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; Uncomment the following library declaration if instantiating any Xilinx primitives in this code library UNISIM; use UNISIM.VComponents.all; *************** z 240 => 253 => 231 => 211 => 187 => 107 => 214 => 177 => 127 => 254 => 225 => 223 => 163 => 91 => 182 => 113 => 226 => 217 => 175 => 67 => 134 => 17 => 34 => 68 => 136 => 13 => 26 => 52 => 104 => 208 => 189 => 103 => 206 => 129 => 31 => 62 => 124 => 248 => 237 => 199 => 147 => 59 => 118 => 236 => 197 => 151 => 51 => 102 => 204 => 133 => 23 => 46 => 92 => 184 => 109 => 218 => 169 => 79 => 158 => 33 => 66 => 132 => 21 => 42 => 84 => 168 => 77 => 154 => 41 => 82 => 164 => 85 => 170 => 73 => 146 => 57 => 114 => 228 => y y