GT KỸ THUẬT SỐ( tác giả: TRẦN THỊ THÚY HÀ) - Nguồn: Internet

Tài liệu này giới thiệu một cách hệ thống các phần tử cơ bản trong các mạch điện tử số kết hợp với các mạch điển hình, giải thích các khái niệm cơ bản về cổng điện tử số, các phương pháp[r]

HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG ĐIỆN TỬ SỐ (Dùng cho sinh viên hệ đào tạo đại học từ xa) Lưu hành nội HÀ NỘI - 2006 CuuDuongThanCong.com https://fb.com/tailieudientucntt HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG ĐIỆN TỬ SỐ Biên soạn : CuuDuongThanCong.com ThS TRẦN THỊ THÚY HÀ https://fb.com/tailieudientucntt LỜI GIỚI THIỆU Cùng với tiến khoa học và công nghệ, các thiết bị điện tử và tiếp tục đợc ứng dụng ngày càng rộng rãi và mang lại hiệu cao hầu hết các lĩnh vực kinh tế kỹ thuật đời sống xã hội Việc xử lý tín hiệu các thiết bị điện tử đại dựa trên sở nguyên lý số Bởi việc hiểu sâu sắc điện tử số là điều không thể thiếu kỹ sư điện tử Nhu cầu hiểu biết kỹ thuật số không phải riêng các kỹ sư điện tử mà còn nhiều cán kỹ thuật chuyên ngành khác có sử dụng các thiết bị điện tử Tài liệu này giới thiệu cách hệ thống các phần tử các mạch điện tử số kết hợp với các mạch điển hình, giải thích các khái niệm cổng điện tử số, các phương pháp phân tích và thiết kế mạch logic Tài liệu bao gồm các kiến thức mạch cổng logic, sở đại số logic, mạch logic tổ hợp, các trigơ, mạch logic tuần tự, các mạch phát xung và tạo dạng xung, các nhớ thông dụng Tài liệu gồm chương và phần phụ lục (bạn đọc tự nghiên cứu), trước và sau chương có phần giới thiệu và phần tóm tắt để giúp người học dễ nắm bắt kiến thức Các câu hỏi ôn tập để người học kiểm tra mức độ nắm kiến thức sau học chương Trên sở các kiến thức bản, tài liệu đã cố gắng tiếp cận các vấn đề đại, đồng thời liên hệ với thực tế kỹ thuật Tài liệu gồm có chương bố cục sau: Chương 1: Đại số Boole và các phương pháp biểu diễn hàm Chương 2: Cổng logic TTL và CMOS Chương 3: Mạch logic tổ hợp Chương 4: Mạch logic Chương 5: Mạch phát xung và tạo dạng xung Chương 6: Bộ nhớ bán dẫn Do thời gian có hạn nên tài liệu này không tránh khỏi thiếu sót, mong người đọc góp ý Các ý kiến xin gửi Khoa Kỹ thuật Điện tử 1- Học viện Công nghệ Bưu chính viễn thông Xin trân trọng cảm ơn CuuDuongThanCong.com https://fb.com/tailieudientucntt CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm CHƯƠNG 1: ĐẠI SỐ BOOLE VÀ CÁC PHƯƠNG PHÁP BIỂU DIỄN HÀM GIỚI THIỆU CHUNG Trong mạch số, các tín hiệu thường cho hai mức điện áp, ví dụ V và V Những linh kiện điện tử dùng mạch số làm việc hai trạng thái, ví dụ transistor lưỡng cực làm việc chế độ khóa (tắt), thông Do vậy, để mô tả hoạt động các mạch số, người ta dùng hệ nhị phân (Binary), hai trạng thái các linh kiện mạch mã hóa tương ứng thành và Một môn đại số phát triển từ cuối thể kỷ 19 mang tên chính người sáng lập nó, đại số Boole, còn gọi là đại số logic thích hợp cho việc mô tả mạch số Đại số Boole là công cụ toán học quan trọng để thiết kế và phân tích mạch số Các kỹ sư, các nhà chuyên môn lĩnh vực điện tử, tin học, thông tin, điều khiển cần phải nắm vững công cụ này để có thể sâu vào lĩnh vực liên quan đến kỹ thuật số 84 năm sau, đại số Boole đã Shannon phát triển thành lý thuyết chuyển mạch Nhờ các công trình Shannon, sau này, các nhà kỹ thuật đã dùng đại số Boole để phân tích và thiết kế các mạch vi tính Trạng thái "đúng", "sai" bài toán logic thay trạng thái "đóng", "ngắt" chuyển mạch (CM) Mối quan hệ nhân bài toán logic thay mối quan hệ dòng điện mạch với trạng thái các CM gắn trên đoạn mạch Mối quan hệ này thể hàm toán học, có tên là hàm chuyển mạch Khi đó, các trạng thái CM : "đóng" = và "ngắt" = Hình 1-1 mô tả điều vừa nói Ở đây, trạng thái CM kí hiệu chữ cái A CM trạng thái Ngắt: A= CM trạng thái Đóng: A=1 Hình 1.1 Về thực chất, hàm chuyển mạch là trường hợp cụ thể hàm logic Do đó, đại số Boole ứng với trường hợp này gọi là đại số chuyển mạch Mặc dù vậy, số tài liệu người ta thường gọi nó là đại số logic hay đại số Boole Ngày nay, đại số Boole không giới hạn lĩnh vực kĩ thuật chuyển mạch mà còn là công cụ phân tích và thiết kế các mạch số, đặc biệt là lĩnh vực máy tính Cấu kiện làm chuyển mạch thay Diode, Transistor, các mạch tích hợp, băng từ Hoạt động các cấu kiện này đặc trưng hai trạng thái: thông hay tắt, dẫn điện hay không dẫn điện Do đó, hai giá trị hệ nhị phân dùng để mô tả trạng thái chúng Đại số logic có hàm nhất, đó là hàm "Và", hàm "Hoặc" và hàm "Đảo" Đặc điểm bật đại số logic là hàm lẫn biến lấy hai giá trị hoặc CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm Trong chương này, ta đề cập đến các tiên đề, định lý, các cách biểu biễn hàm Boole và số phương pháp rút gọn hàm Ngoài ra, chương này xét các loại cổng logic và các tham số chính chúng NỘI DUNG 1.1 ĐẠI SỐ BOOLE 1.1.1 Các định lý bản: STT Tên gọi Dạng tích Dạng tổng Đồng X.1 = X X+0=X Phần tử 0, X.0 = X+1=1 Bù X.X = X + X =1 Bất biến X.X = X X+X=X Hấp thụ X + X.Y = X X.(X + Y) = X Phủ định đúp X=X Định lý DeMorgan ( X.Y.Z ) = X + Y + Z + ( X + Y + Z + ) = X.Y.Z Bảng 1.1 Một số định lý thông dụng đại số chuyển mạch 1.1.2 Các định luật bản: + Hoán vị: X.Y = Y.X , X + Y = Y + X + Kết hợp: X ( Y.Z ) = ( X.Y ) Z , X + ( Y + Z ) = ( X + Y ) + Z + Phân phối: X ( Y + Z ) = X.Y + X.Z , ( X + Y ) ( X + Z ) = X + Y.Z 1.2 CÁC PHƯƠNG PHÁP BIỂU DIỄN HÀM BOOLE Như đã nói trên, hàm logic thể biểu thức đại số các môn toán học khác Đây là phương pháp tổng quát để biểu diễn hàm logic Ngoài ra, số phương pháp khác dùng để biểu diễn loại hàm này Mỗi phương pháp có ưu điểm và ứng dụng riêng nó Dưới đây là nội dung số phương pháp thông dụng 1.2.1 Bảng trạng thái Liệt kê giá trị (trạng thái) biến theo cột và giá trị hàm theo cột riêng (thường là bên phải bảng) Bảng trạng thái còn gọi là bảng thật hay bảng chân lý CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm m A B C f m0 0 0 m1 0 m2 0 m3 1 m4 0 m5 1 m6 1 0 m7 1 1 Bảng 1.2 Bảng trạng thái hàm biến Đối với hàm n biến có 2n tổ hợp độc lập Các tổ hợp này kí hiệu chữ mi, với i = đến 2n -1 (xem Bảng 1-2) và có tên gọi là các hạng tích hay còn gọi là mintex Vì hạng tích có thể lấy giá trị là 1, nên có n biến thì số hàm mà bảng trạng thái có thể thiết lập là: N = 22 n 1.2.2 Phương pháp bảng Các nô (Karnaugh) Tổ chức bảng Các nô: Các tổ hợp biến viết theo dòng (thường là phía trên) và cột (thường là bên trái) Như vậy, hàm logic có n biến có 2n ô Mỗi ô thể hạng tích hay hạng tổng, các hạng tích hai ô kế cận khác biến Tính tuần hoàn bảng Các nô: Không các ô kế cận khác biến mà các ô đầu dòng và cuối dòng, đầu cột và cuối cột khác biến (kể góc vuông bảng) Bởi các ô này gọi là kế cận Muốn thiết lập bảng Các nô hàm đã cho dạng chuẩn tổng các tích, ta việc ghi giá trị vào các ô ứng với hạng tích có mặt biểu diễn, các ô còn lại lấy giá trị (theo định lý DeMorgan) Nếu hàm cho dạng tích các tổng, cách làm tương tự, các ô ứng với hạng tổng có biểu diễn lại lấy giá trị và các ô khác lấy giá trị 1.2.3 Phương pháp đại số Có dạng biểu diễn là dạng tuyển (tổng các tích) và dạng hội (tích các tổng) + Dạng tuyển: Mỗi số hạng là hạng tích hay mintex, thường kí hiệu chữ "mi" + Dạng hội: Mỗi thừa số là hạng tổng hay maxtex, thường kí hiệu chữ "Mi" Nếu tất hạng tích hay hạng tổng có đủ mặt các biến, thì dạng tổng các tích hay tích các tổng tương ứng gọi là dạng chuẩn Dạng chuẩn là Tổng quát, hàm logic n biến có thể biểu diễn dạng tổng các tích: f ( X n −1, , X ) = 2n −1 ∑ a i mi i =0 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm dạng tích các tổng: f ( X n −1, , X ) = 2n −1 ∏ ( a i + mi ) i =0 Ở đây, lấy hai giá trị Đối với hàm thì mintex và maxtex là bù 1.3 CÁC PHƯƠNG PHÁP RÚT GỌN HÀM 1.3.1 Phương pháp đại số Dựa vào các định lý đã học để đưa biểu thức dạng tối giản Ví dụ: Hãy đưa hàm logic dạng tối giản: f = AB + AC + BC Áp dụng định lý, A + A = , X + XY = X ta có: f = AB + AC + BC ( A + A ) = AB + ABC + AC + ABC = AB + AC Vậy tổng các tích, xuất biến và đảo biến đó hai số hạng khác nhau, các thừa số còn lại hai số hạng đó tạo thành thừa số số hạng thứ ba thì số hạng thứ ba đó là thừa và có thể bỏ 1.3.2 Phương pháp bảng Các nô Phương pháp này thường dùng để rút gọn các hàm có số biến không vượt quá Các bước tối thiểu hóa: Gộp các ô kế cận có giá trị ‘1’ (hoặc ‘0’) lại thành nhóm 2, 4, , 2i ô Số ô nhóm càng lớn kết thu càng tối giản Một ô có thể gộp nhiều lần các nhóm khác Nếu gộp theo các ô có giá trị ‘0’ ta thu biểu thức bù hàm Thay nhóm hạng tích mới, đó giữ lại các biến giống theo dòng và cột Cộng các hạng tích lại, ta có hàm đã tối giản Ví dụ: Hãy dùng bảng Các nô để giản ước hàm : f ( A, B, C ) = ∑ (1, 2, 3, 4, ) Lời giải: BC 00 01 11 10 1 1 1 0 A f1 = B Hình 1-2 CuuDuongThanCong.com https://fb.com/tailieudientucntt f = AC Chương 1: Đại số Boole và các phương pháp biểu diễn hàm + Xây dựng bảng KN tương ứng với hàm đã cho + Gộp các ô có giá trị kế cận lại với thành hai nhóm (Hình 1-2) Lời giải phải tìm : f = f1 + f = B + AC Nếu gộp các ô có giá trị lại theo hai nhóm, ta thu biểu thức hàm bù f : f = AB + BC 1.3.3 Phương pháp Quine Mc Cluskey Phương pháp này có thể tối thiểu hóa hàm nhiều biến và có thể tiến hành công việc nhờ máy tính Các bước tối thiểu hóa: Lập bảng liệt kê các hạng tích dạng nhị phân theo nhóm với số bit giống và xếp chúng theo số bit tăng dần Gộp hạng tích cặp nhóm khác bit để tạo các nhóm Trong nhóm mới, giữ lại các biến giống nhau, biến bỏ thay dấu ngang (-) Lặp lại các nhóm tạo thành không còn khả gộp Mỗi lần rút gọn, ta đánh dấu # vào các hạng ghép cặp Các hạng không đánh dấu lần rút gọn tập hợp lại để lựa chọn biểu thức tối giản Ví dụ Hãy tìm biểu thức tối giản cho hàm: f ( A, B, C, D ) = ∑ (10, 11, 12, 13, 14, 15 ) Giải: Bước 1: Lập bảng (bảng 1.3a): Bảng a Bảng b Hạng tích Nhị phân Rút gọn lần đầu Rút gọn lần thứ đã xếp ABCD ABCD ABCD 10 1010 1 - # (10,11) 11 (12,13,14,15) 12 1100 - # (10,14) 1-1- (10,11,14,15) 11 1011 1 - # (12,13) 13 1101 1 - # (12,14) 14 1110 - 1 # (11,15) 15 1111 1 - # (13,15) 1 - # (14,15) Bảng 1.3 Bước 2: Thực nhóm các hạng tích (bảng 1.3b) CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm Tiếp tục lập bảng lựa chọn để tìm hàm tối giản (Bảng 1.4): A BCD 10 11 11-1-1- x 12 13 14 15 x x x x x x x Bảng 1.4 Từ bảng 1-4, ta nhận thấy cột có dấu "x" ứng với hai hạng 11 và 1-1- Do đó, biểu thức tối giản là : f ( A, B, C, D ) = AB + AC 1.4 CỔNG LOGIC VÀ CÁC THAM SỐ CHÍNH Cổng logic sở là mạch điện thực ba phép tính đại số logic, ta có ba loại cổng logic sở là AND, OR và NOT 1.4.1 Cổng logic 1.4.1.1 Cổng AND Cổng AND thực hàm logic f = f ( A, B ) = A.B nhiều biến: f ( A, B, C, D, ) = A.B.C.D A B A B C D E f A & f B f a) Theo tiêu chuẩn ANSI A B C D E & f b) Theo tiêu chuẩn IEEE Hình 1-4a,b Ký hiệu cổng AND Nguyên lý hoạt động cổng AND: Bảng trạng thái 1.5a,b là nguyên lí hoạt động cổng AND (2 lối vào) CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm A B f A B f 0 L L L L H L 0 H L L 1 H H H a) Ghi theo giá trị logic b) Ghi theo mức logic Bảng 1.5a,b Bảng trạng thái mô tả hoạt động cổng AND lối vào Theo qui ước, logic thay mức điện cao, viết tắt là H (High) còn logic thay mức điện thấp, viết tắt là L (Low) (bảng 1-5b) Cổng AND có n lối vào có 2n hạng tích (dòng) bảng trạng thái Khi tác động tới lối vào các chuỗi xung số xác định, đầu xuất chuỗi xung hình 1-4 Đồ thị này thường gọi là đồ thị dạng xung, đồ thị dạng sóng hay đồ thị thời gian 1 0 1 0 1 0 0 Lối vào A Lối f Lối vào B t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t Hình 1-4 Đồ thị dạng xung vào, cổng AND Từ đồ thị, ta nhận thấy rằng, các thời điểm t2 đến t3 và t7 đến t8 trên hai lối vào có logic nên lối lấy logic Ứng với các khoảng thời gian còn lại vì hai lối vào 0, hai lối vào nên lối lấy logic Hoạt động cổng AND nhiều lối vào xảy tương tự Có thể giải thích dễ dàng vài ứng dụng cổng AND qua đồ thị dạng xung Ví dụ : Dùng cổng AND để tạo "cửa" thời gian Trong ứng dụng này, trên hai lối vào cổng AND đưa tới chuỗi tín hiệu số X, Y có tần số khác Giả sử tần số X lớn tần số Y Trên đầu cổng AND tồn tín hiệu X, gián đoạn theo chu kì Y Như vây, chuỗi số Y giữ vai trò đóng, ngắt cổng AND và thường gọi là tín hiệu "cửa" Hoạt động mạch mô tả hình 1-5 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm X 1s f Y 1s Hình 1-5 Mô hình dùng cổng AND để tạo “cửa” thời gian Tùy theo điều kiện cho trước, có thể ứng dụng mạch theo các mục đích khác Nếu đã biết độ rộng xung “cửa” Y ( thường lấy 1s ) thì số xung xuất đầu chính tần số X Ngược lại, tần số X đã cho, chẳng hạn Hz ( Tx = 1s ) thì cần đếm số xung trên đầu ta có thể tính độ rộng xung “cửa” Y Đây chính là phương pháp đo tần số và thời gian ứng dụng kĩ thuật 1.4.1.2 Cổng OR Cổng OR thực hàm logic: f ( A, B ) = A + B f ( A, B, C, D ) = A + B + C + D + với hàm nhiều biến: Ký hiệu cổng OR biểu diễn Hình 1-6a, b A A F B ≥1 A B A B C D E F B ≥1 C D E F a) Theo tiêu chuẩn ANSI F b) Theo tiêu chuẩn IEEE Hình 1-6 a, b Ký hiệu cổng OR Tương tự cổng AND, nguyên lý hoạt động cổng OR có thể giải thích thông qua bảng trạng thái (Bảng 1.6a,b) và đồ thị dạng xung - hình 1-7 A B f A B f 0 L L L 1 L H H 1 H L H 1 H H H a) Theo giá trị logic b) Theo mức điện Bảng 1.6 a, b Bảng trạng thái cổng OR 10 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm 1 0 1 0 1 0 0 1 1 1 t2 t1 t0 t3 t4 t5 t6 t7 t8 t9 A f B t t10 Hình 1-7 Đồ thị dạng xung cổng OR Một cổng OR có n lối vào có 2n hạng tích bảng trạng thái nó 1.4.1.3 Cổng NOT Cổng NOT thực hàm logic: f =A Ký hiệu cổng NOT trên hình 1-8 a, b A A A A A A a) Theo tiêu chuẩn ANSI A A b) Theo tiêu chuẩn IEEE Hình 1-8a,b Ký hiệu cổng NOT Hoạt động cổng NOT khá đơn giản, lối vào: A = thì A = , A A A = thì A = Hình 1-9 Nguyên lý này minh hoạ đồ thị dạng xung hình 1-9 Hoạt động cổng NOT tóm tắt bảng 1.7a,b A f A f L H H L a) Theo giá trị logic b) Theo mức logic Bảng 1.7a, b Bảng trạng thái cổng NOT 1.4.2 Logic dương và logic âm Logic dương là logic có điện mức H luôn lớn điện mức L (Hình 1-10) 11 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm V H L 0 1 0 0 1 1 t a) Logic dương với mức dương V H t 1 0 0 1 1 L b) Logic dương với mức âm Hình 1-10a,b Đồ thị dạng xung logic dương Logic âm thì ngược lại, logic có điện thấp mức Khái niệm logic âm thường dùng để biểu diễn trị các biến Logic âm và mức âm logic là hoàn toàn khác 2.4.3 Một số cổng ghép thông dụng Khi ghép ba loại cổng logic thu các mạch logic từ đơn giản đến phức tạp Ở đây ta xét vài mạch ghép đơn giản thông dụng 1.4.3.1 Cổng NAND Ghép nối tiếp cổng AND với cổng NOT ta cổng NAND (Hình 1-11) A AB f = AB B Hình 1-11 Sơ đồ cấu tạo cổng NAND Hàm cổng NAND và nhiều biến vào sau: f = AB f = ABCD Ký hiệu cổng NAND (Hình 1-12a,b) và bảng trạng thái (Bảng 1-8) A f B B A B C A f A B C D & f & f E a) Theo tiêu chuẩn ANSI b) Theo tiêu chuẩn IEEE Hình 1-12a,b Ký hiệu cổng NAND 12 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm A B f A B f 0 L L H 1 L H H 1 H L H 1 H H L Bảng 1.8a,b Bảng trạng thái cổng NAND 1.4.3.2 Cổng NOR Cổng NOR thiết lập cách nối tiếp cổng OR với cổng NOT Từ hình 1-13 ta có thể viết hàm cổng NOR và nhiều lối vào sau: f = A + B hay f = A + B + C + A+B A B A+B Hình 1-13 Sơ đồ cấu tạo cổng NOR Ký hiệu cổng NOR lối vào hình 1-14a,b A A f B a) Theo tiêu chuẩn ANSI ≥1 B f b) Theo tiêu chuẩn IEEE Hình 1-14a, b Ký hiệu cổng NOR lối vào Hoạt động cổng NOR giải thích bảng trạng thái bảng 1.9a,b A B f A B f 0 L L H L H L 0 H L L 1 H H L Bảng 1.9a, b Bảng trạng thái cổng NOR lối vào 2.4.3.3 Cổng khác dấu Cổng khác dấu còn có số tên gọi khác: cổng Cộng Modul-2, cổng XOR 13 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm A B A B AB f = AB + AB AB Hình 1-15 Sơ đồ cổng XOR lối vào Từ hình 1-15, ta có biểu thức hàm khác dấu lối vào là: f = AB + AB f = A⊕B hay theo qui ước Ký hiệu cổng XOR lối vào hình 1-16a, b A A f B B a) Theo tiêu chuẩn ANSI =1 f b) Theo tiêu chuẩn IEEE Hình 1-16a, b Ký hiệu cổng XOR lối vào Bảng trạng thái cổng XOR hai lối vào trình bày bảng 1.10a,b A B F A B F 0 L L L 1 L H H 1 H L H 1 H H L Bảng 1-10a,b Bảng trạng thái cổng XOR lối vào Hoạt động cổng XOR nhiều lối vào tương tự cổng lối vào, nghĩa là số bit trên tất các các lối vào là số lẻ, thì hàm lấy logic 1; ngược lại tổng số bit trên các lối vào là số chẵn, thì hàm lấy logic Có thể dùng cổng XOR lối vào để thực hàm XOR nhiều biến 2.4.3.4 Cổng đồng dấu (XNOR) Cổng XNOR thực biểu thức logic sau: f = AB + AB hay f = A ⊕ B = A ~ B Ký hiệu cổng XNOR hai lối vào trình bày hình 1-17 14 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm A A f B =1 f B a) Theo tiêu chuẩn ANSI b) Theo tiêu chuẩn IEEE Hình 1-17 Ký hiệu cổng XNOR lối vào Nếu tổng số bit trên tất các lối vào là số lẻ, thì hàm XNOR lấy logic Nếu tổng số bit trên tất các lối vào là số chẵn, thì hàm lại lấy logic XOR và XNOR là hai loại cổng có nhiều ứng dụng kỹ thuật số Chúng là phần tử chính hợp thành cộng, trừ , so sánh hai số nhị phân v.v 1.4.4 Các tham số chính 1.4.4.1 Mức logic 5v VVHmax VRHmax VVHmax NH 4v 3v VVHmin 2v 1v 0v 0,8v VVLma Vào NH 3,5v VVLma 1,5v VRHmax VRHmin VRHmin 2,4v NL 0,4v VVHmin 4,9v NL VRLmax 0,1v Ra Vào a) Đối với họ TTL VRLmax Ra b) Đối với họ CMOS Hình 1-19a, b Mức logic các họ cổng TTL và CMOS Mức logic là mức điện trên đầu vào và đầu cổng tương ứng với logic "1" và logic "0", nó phụ thuộc điện nguồn nuôi cổng (VCC họ TTL (Transistor Transistor Logic) và VDD họ MOS (Metal Oxide Semiconductor)) Lưu ý rằng, mức logic vào vượt quá điện nguồn nuôi có thể gây hư hỏng cho cổng Mức TTL Mức TTL là chuẩn quốc tế, đó qui định: - Điện nguồn nuôi VCC , VDD + vôn - 5,2 vôn; - Mức điện tương ứng với logic H và L trên đầu vào, đầu cổng hình 118a,b Nhận xét: + Mức vào cổng TTL và CMOS (Complementary Metal Oxide Semiconductor) khác nhiều; 15 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm + Mức vào ảnh hưởng đến độ phòng vệ nhiễu cổng 1.4.4.2 Độ chống nhiễu Độ chống nhiễu (hay độ phòng vệ nhiễu) là mức nhiễu lớn tác động tới lối vào lối cổng mà chưa làm thay đổi trạng thái vốn có nó VNH VVL TT VRH VVH Cổng I VNL TT V VVH TT Cổng II VRL Cổng I a) Tác động nhiễu mức cao VVL TT VRH Cổng II b) Tác động nhiễu mức thấp Hình 1-20a, b, Mô tả tác động nhiễu đến các cổng logic Ảnh hưởng nhiễu có thể phân hai trường hợp : + Nhiễu mức cao: đầu cổng I lấy logic H (hình 1-20a), tất nhiên, đầu cổng II là logic L, các cổng hoạt động bình thường Khi tính tới tác động nhiễu, ta có: VRH + VNH ≥ VVH ⇔ VNH ≥ VVH − VRH Với cổng TTL: VNL ≥ 2V − 2, 4V = −0, 4V Với cổng CMOS: VNL ≥ 3,5V − 4,9V = −1, 4V + Nhiễu mức thấp: đầu cổng I lấy logic L (hình 1-20b), tương tự ta có: VRLmax + VNL ≤ VVLmax ⇔ VNL ≤ VVLmax − VRLmax Với cổng TTL: VNL ≤ 0,8V − 0, 4V = 0, 4V Với cổng CMOS: VNL ≤ 1,5V − 0,1V = 1, 4V 1.4.4.3 Hệ số ghép tải K Cho biết khả nối bao nhiêu lối vào tới đầu cổng đã cho Hệ số ghép tải phụ thuộc dòng (hay dòng phun) cổng chịu tải và dòng vào (hay dòng hút) các cổng tải hai trạng thái H, L 16 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm Cổng chịu tải Các cổng tải H A B Cổng chịu tải A B Các cổng tải L IRL IRH a) Mức cổng chịu tải là H b) Mức cổng chịu tải là L Hình 1-21a,b Mô tả hệ số ghép tải 1.4.4.4 Công suất tiêu thụ +Vcc L H +Vcc ICCH H H H ICCL L Hình 1-22 Hai trạng thái tiêu thụ dòng cổng logic ICCH - Là dòng tiêu thụ đầu lấy mức H, ICCL - Là dòng tiêu thụ đầu lấy mức L Theo thống kê, tín hiệu số có tỷ lệ bit H / bit L khoảng 50% Do đó, dòng tiêu thụ trung bình ICC tính theo công thức : ICC = (ICCH + ICCL)/ Công suất tiêu thụ trung bình cổng là : P0 = ICC VCC 1.4.4.5 Trễ truyền lan Tín hiệu qua cổng phải khoảng thời gian, gọi là trễ truyền lan Vào Vào Ra Ra tTHL tTLH Hình 1-23 Minh hoạ trễ truyền lan tín hiệu 17 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm Trễ truyền lan xảy hai sườn xung Nếu kí hiệu trễ truyền lan ứng với sườn trước là tTHL và sườn sau là tTLH thì trễ truyền lan trung bình là: tTtb = ( t THL + t TLH )/2 Thời gian trễ truyền lan hạn chế tần số công tác cổng Trễ càng lớn thì tần số công tác cực đại càng thấp TÓM TẮT Trong chương chúng ta giới thiệu các phương pháp biểu diễn và rút gọn hàm Boole Ngoài còn giới thiệu số cổng logic thông dụng và các tham số chính chúng CÂU HỎI ÔN TẬP Bài 1.1 Rút gọn hàm sau theo phương pháp dùng bảng Karnaugh: F (A, B, C) = Σ (0, 2, 4, 6,7) a AB + C b AB + C c AB + C d AB + C F (A, B, C, D) = Σ (0, 1, 8, 9, 10) a BC + D b BC + ABD c BC + ABD d BC + ABD 1.2 Rút gọn hàm sau theo phương pháp đại số C D + C D A C + D a CD b CD c CD d CD A BC A B + BC + C A AB + AC b AB + AC + BC c AC + BC a d AB + BC 1.3 Rút gọn hàm sau theo phương pháp Quine-Mc.CLUSKEY: F (A, B, C, D) = Σ (2, 3, 6, 7, 12, 13, 14, 15) a AC + AB 18 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm b AC + AD AC + AB d AC + AB c 1.4 Hai mạch điện hình đây là tương đương A B A B a b c d Do A+B Do B Do AB Do A+AB Bài 1.5 Phân tích ý nghĩa các tham số chính các họ cổng logic Bài 1.6 Trình bày độ phòng vệ nhiễu các họ cổng logic? Tính độ phòng vệ nhiễu cổng logic họ TTL, biết VVL = V ÷ 0,8 V, VVH = 2,0 V ÷ 5,0 V, VRL = V ÷ 0,4 V, VRH = 2,4 V ÷ 5,0 V? a VNH = 0.4V, VNL = −0.4 b VNH = −0.4V, VNL = −0.4 c VNH = 0.4V, VNL = 0.4 d VNH = −0.4V, VNL = 0.4 Bài 1.7 Cho mạch điện hình Biểu thức hàm là: A F B Hình a b c d AB + AB AB + AB AB + AB AB + AB Bài 1.8 Phân tích ý nghĩa việc tối ưu hoá mạch điện các họ cổng logic? Cho ví dụ minh hoạ? Bài 1.9 Chứng minh các đẳng thức: a A ⊕ B = A B + AB 19 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 1: Đại số Boole và các phương pháp biểu diễn hàm b AB (A ⊕ B ⊕ C) = ABC c A ⊕ B ⊕ C = ⎯A ⊕⎯B ⊕⎯C Bài 1.10 Liệt kê phần tử logic kỹ thuật số? a b c d AND, OR và NOT NAND, AND và NOT AND, NOR và NAND AND, OR và XNOR Bài 1.11 Phần tử logic AND lối vào cho đầu các đầu vào là bao nhiêu? a b c d và 0 và 1 và và Bài 1.12 Đọc biểu thức A+B nào? a b c d A AND B A XOR B A OR B A NAND B 20 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS CHƯƠNG 2: CỔNG LOGIC TTL VÀ CMOS GIỚI THIỆU Xét mặt thì có hai loại linh kiện bán dẫn đó là lưỡng cực và đơn cực Dựa trên các linh kiện này, các mạch tích hợp hình thành và có sẵn trên thị trường Các chức kỹ thuật số khác chế tạo nhiều dạng khác cách sử dụng công nghệ lưỡng cực và đơn cực Một nhóm các IC tương thích với các mức logic giống và các điện áp nguồn để thực các chức logic đa dạng phải chế tạo cách sử dụng cấu hình mạch chuyên biệt gọi là họ mạch logic Các yếu tố chính IC lưỡng cực là điện trở, điốt và các transistor Có hai loại hoạt động các mạch IC lưỡng cực: • Bão hoà • Không bão hoà Trong mạch logic bão hoà, các transistor vận hành vùng bão hoà, còn các mạch logic không bão hoà thì các transistor không làm việc vùng bão hoà Các họ mạch logic lưỡng cực bão hoà là: • Mạch logic Điện trở - Transistor (RTL) • Mạch logic Điốt – Transistor (DTL) • Mạch logic Transistor – Transistor (TTL) Các họ mạch logic lưỡng cực không bão hòa là: • Schottky TTL • Mạch logic ghép cực phát (ECL) Các linh kiện MOS là các linh kiện đơn cực và có các MOSFET vận hành các mạch logic MOS Các họ mạch logic MOS là: • PMOS • NMOS • CMOS Trong chương trình bày các họ cổng logic chủ yếu và dùng phổ biến Phần cuối chương trình bày số mạch cho phép giao tiếp các họ logic TTL và CMOS 21 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS NỘI DUNG 2.1 CÁC HỌ CỔNG LOGIC 2.1.1 Họ DDL DDL (Diode Diode Logic) là họ cổng logic các diode bán dẫn tạo thành Hình 2-1a,b là sơ đồ cổng AND, OR lối vào họ DDL +5V A B D1 R1 f D2 A B f a) Cổng AND A B D1 f A B D2 f R1 b) Cổng OR Hình 2-1 Mạch điện cổng AND và OR họ DDL Bảng trạng thái sau thể nguyên lý hoạt động mạch thông qua mức điện áp vào/ra các cổng AND và OR họ DDL AND OR A (V) B (V) F (V) A (V) B (V) F (V) 0 0,7 0 0 0,7 4,3 0,7 4,3 3 4,7 5 4,3 Bảng 2-1 Bảng trạng thái cổng AND và OR họ DDL Ưu điểm họ DDL: − Mạch điện đơn giản, dễ tạo các cổng AND, OR nhiều lối vào Ưu điểm này cho phép xây dựng các ma trận diode với nhiều ứng dụng khác nhau; − Tần số công tác có thể đạt cao cách chọn các diode chuyển mạch nhanh; − Công suất tiêu thụ nhỏ Nhược điểm : 22 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS − Độ phòng vệ nhiễu thấp (VRL lớn) ; − Hệ số ghép tải nhỏ Để cải thiện độ phòng vệ nhiễu ta có thể ghép nối tiếp mạch diode Tuy nhiên, đó VRH bị sụt 0,6V 2.1.2 Họ DTL Để thực chức đảo, ta có thể đấu nối tiếp với các cổng DDL transistor công tác chế độ khoá Mạch cổng gọi là họ DTL (Diode Transistor Logic) Ví dụ, hình 2-2a, b là các cổng NOT, NAND thuộc họ này +5V 2k 4k D2 D1 D3 5k Q1 +5V 2k 4k f A a) +5V +5V D1 D2 f D3 A D4 Q1 5k B b) Hình 2-2 Sơ đồ mạch điện họ cổng TDL Trong hai trường hợp trên, nhờ các diode D2, D3 độ chống nhiễu trên lối vào Q1 cải thiện Mức logic thấp lối f giảm xuống khoảng 0,2 V ( bão hoà UCE Q1) Do IRHmax và IRLmax bán dẫn có thể lớn nhiều so với diode nên hệ số ghép tải cổng tăng lên Bằng cách tương tự, ta có thể thiết lập cổng NOR các cổng liên hợp phức tạp Vì tải các cổng là điện trở nên hệ số ghép tải (đặc biệt NH) còn bị hạn chế, mặt khác trễ truyền lan họ cổng này còn lớn Những tồn trên khắc phục phần các họ cổng sau 2.1.3 Họ RTL Họ RTL (Resistor Transistor Logic) là các cổng logic cấu tạo các điện trở và transistor Hình 2-3 là sơ đồ mạch NOT họ RTL Khi điện áp lối vào là V, điện áp trên base transistor âm nên transistor cấm lối trên collector transistor mức cao Do lối này nối lên nguồn +5 V thông qua diode D nên giá trị điện áp lối lúc này khoảng 5,7 V, nhận mức logic cao Khi điện áp lối vào là V hai điện trở lối vào có giá trị là k và 10 k, nên điện áp base đủ lớn để làm transistor thông làm cho điện áp lối là V Như logic lối là đảo logic tín hiệu lối vào Tương tự mạch hình 2-3, điện trở nối thêm lối vào hình 2-4 sau mạch trở thành mạch NOR họ RTL 23 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS Hình 2-3 Cổng NOT họ RTL Bảng 2-2 thể quan hệ điện áp cổng NOR họ RTL, hai lối vào A và B cùng giá trị V thì transistor cấm và lối nhận logic cao Các trường hợp khác dẫn đến transistor thông và làm giá trị logic lối mức thấp A (V) B (V) F (V) 0 5,7 5 0 5 Bảng 2-2 Bảng trạng thái cổng NOR họ RTL Hình 2.4 Cổng NOR họ RTL 2.1.4 Họ TTL Do hạn chế tốc độ, họ DTL đã trở nên lạc hậu và bị thay hoàn toàn họ mạch TTL Hạn chế tốc độ DTL giải cách thay các điốt đầu vào thành transistor đa lớp tiếp giáp BE a Cổng NAND TTL 24 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS +Vcc R3 300Ω R2 1,6kΩ R1 4kΩ Q3 A Q1 Q2 D3 A f B f B Q4 D1 R4 1kΩ D2 Hình 2-5 Sơ đồ mạch điện cổng NAND lối vào Hình 2-5 là sơ đồ nguyên lý mạch NAND TTL Nó có thể chia thành phần Transistor Q1, trở R1 và các diode D1, D2 tạo thành mạch đầu vào, mạch này thực chức NAND Transistor Q2, các trở R2, R4 tạo thành mạch Q3, Q4, R3 và diode D3 tạo thành mạch lối phân tích trên Khi lối vào mức thấp thì Q1 trở thành thông bão hoà, đó, Q2 và Q4 đóng, còn Q3 thông nên đầu mạch mức cao Lối xuống mức thấp tất các lối vào mức logic cao và làm transistor Q1 cấm Diode D3 sử dụng mạch dịch mức điện áp, nó có tác dụng làm cho Q3 cấm hoàn toàn Q2 và Q4 thông Diode này nhiều còn mắc vào mạch collector Q2 và base Q3 +Vcc R2 4kΩ R1 4kΩ R3 1,6kΩ D3 R5 1,6kΩ R7 130Ω Q7 Q6 A Q4 Q1 B Q2 D1 D2 D4 f Q3 Q8 Q5 R4 kΩ R6 kΩ Hình 2-6 Sơ đồ mạch điện cổng OR lối vào 25 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS b Cổng OR TTL Hình 2-6 là sơ đồ cổng OR họ TTL tiêu chuẩn hai lối vào Trong trường hợp này, mạch vào sử dụng các bán dẫn đơn Tuy nhiên, nguyên lý hoạt động mạch vào này giống với cổng NAND hình 2-5 c Cổng collector để hở Nhược điểm họ cổng TTL có mạch khép kín là hệ số tải đầu không thể thay đổi, nên nhiều gây khó khăn việc kết nối với đầu vào các mạch điện tử tầng sau Cổng logic collector để hở khắc phục nhược điểm này Hình 2-7 là sơ đồ cổng TTL đảo collector hở tiêu chuẩn Muốn đưa cổng vào hoạt động, cần đấu thêm trở gánh ngoài, từ cực collector đến +Vcc +5V R1 4kΩ A Q1 R2 1,6kΩ ≡ Q2 Q3 A f f R3 1,6kΩ D1 Hình 2-7 Mạch điện cổng NOT collector hở Một nhược điểm cổng logic collector hở là tần số hoạt động mạch giảm xuống phải sử dụng điện trở gánh ngoài d Cổng TTL trạng thái Một cổng logic, ngoài hai trạng thái cao và thấp đầu nó còn có trạng thái trung gian gọi là cổng ba trạng thái Trạng thái trung gian này còn có tên là trạng thái đầu có trở kháng Z cao hay trạng thái treo Cổng có ký hiệu hình 2-8 Tương tự cổng collector hở, các họ cổng logic có cổng trạng thái Hình 2-8 là ví dụ mạch điện cổng NAND ba trạng thái họ TTL tiêu chuẩn A F A B F E E (a) (b) Hình 2-8 Ký hiệu cổng ba trạng thái : (a) cổng NOT; (b) cổng AND Hoạt động cổng NAND trạng thái giải thích bảng trạng thái 3-3 Khi trên lối vào E có mức logic thấp, cổng hoạt động cổng NAND Trên lối f tồn hai trạng thái cao và thấp thường lệ 26 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS +5V R1 4k A R5 130Ω R3 1,6kΩ R2 4k D1 R5 Q4 Q3 Q1 +Vcc Q4 D2 B Lối Z cao f E Q2 Q5 R4 1k Q5 Hình 2-9 Mạch điện cổng NAND trạng thái và sơ đồ tương đương nó E A B f L L L H L L H H L H L H L H H L H x x - H x x - H x x - H x x - Bảng 2-3 Bảng trạng thái cổng trạng thái Ngược lại, trên lối vào E mức cao thì trên hai lối vào A, B có giá trị logic nào (dấu x bảng trạng thái mang ý nghĩa tuỳ chọn) lối f luôn trạng thái treo, hay thả Trạng thái này tương đương với trạng thái đầu không nối tới điểm nào mạch Ứng với trạng thái này, trở kháng Z trên đầu cổng, nhìn từ phía tải vào lớn Theo sơ đồ tương đương, lúc này Q4, Q5 khoá Lối f dường bị treo mạch Do đó, trạng thái này còn gọi là trạng thái treo Trong kỹ thuật số, cổng ba trạng thái thường dùng làm các đệm đầu ra, khoá điều khiển hướng liệu e Họ TTL có diode Schottky ( TTL + S ) Cổng TTL tiêu chuẩn có nhược điểm chung là thời gian trễ truyền lan lớn Nguyên nhân nhược điểm này là tất bán dẫn mạch công tác chế độ bão hoà Một biện pháp giảm nhỏ trễ truyền lan là sử dụng diode Schottky để chống tượng bão hoà này − Diode và bán dẫn Schottky Cấu tạo diode Schottky giống diode Silic Nhờ việc chèn thêm lớp oxit kim loại vào tiếp giáp p-n mà điện phân cực nó là 0,4 Vdc (thấp 0,6 vôn diode Silic và cao 0,2 với diode Ge) Ký hiệu diode và bán dẫn Schottky cho hình 2-10 27 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS C C B B E a) Kí hiệu Diode Schottky E b) Cấu tạo bán dẫn Schottky c) Kí hiệu bán dẫn Schottky Hình 2-10 Cấu tạo diode Schottky Mạch điện dùng diode Schottky chống bão hoà cho các bán dẫn hình 2-10b Để đơn giản, người ta gọi mạch này là bán dẫn Schottky và ký hiệu hình 2-10c +Vcc R1 8,2k R3 R2 900Ω 50Ω Q3 A Q1 R4 3,5kΩ Q2 B D1 D2 R5 500Ω Q5 f Q6 R6 250Ω Q4 Hình 2-11 Mạch điện cổng NAND lối vào họ TTL+S − Mạch điện họ cổng TTL + S Nếu thay tất diode và bán dẫn mạch điện họ TTL tiêu chuẩn các diode và bán dẫn Schottky, ta có mạch điện họ cổng TTL+S Hình 2-11 là ví dụ cổng NAND dùng diode Schottky Nhờ sử dụng diode và bán dẫn Schottky mà tần số công tác họ cổng này tăng đáng kể Thời gian trễ truyền lan cổng TTL+S khoảng ns, công suất tiêu thụ khoảng 19 mW Khi tiêu thời gian trễ không cần cao thì giá trị các điện trở phân cực tăng lên để giảm dòng tiêu thụ bán dẫn xuống Họ cổng có tên gọi là TTL+LS (Transistor Transistor Logic + Lowpower Schottky Diode) Công suất tiêu thụ họ cổng này khoảng mW và thời gian trễ truyền lan đạt khoảng 9,5 ns Nếu cần nâng cao tần số công tác, ngoài việc giảm trị số các điện trở phân cực, người ta còn dùng các cách nối mạch cải tiến Họ cổng thu có tên là TTL+AS 28 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS 2.1.5 Họ MOS FET Bán dẫn trường (MOS FET) dùng phổ biến để xây dựng mạch điện các loại cổng logic Đặc điểm chung và bật họ này là: − Mạch điện bao gồm các MOS FET mà không có điện trở − Dải điện công tác rộng, có thể từ +3 đến +15 V − Độ trễ thời gian lớn, công suất tiêu thụ bé Tuỳ theo loại MOS FET sử dụng, họ này chia các tiểu họ sau Loại PMOS Mạch điện họ cổng này dùng MOSFET có kênh dẫn loại P Công nghệ PMOS cho phép sản xuất các mạch tích hợp với mật độ cao Hình 2-12 là sơ đồ cổng NOT và cổng NOR loại PMOS Ở đây MOSFET Q2, Q5 đóng chức các điện trở VDD VDD S A S A G G Q1 f=A D S G Q3 D S B Q4 G Q2 f= A+B D S D G VSS Q5 D VSS a) Cổng NOT b) Cổng NOR Hình 2-12 Mạch điện cổng NOT và NOR theo công nghệ PMOS Loại NMOS VDD VDD Q1 Q1 f f A Q2 Q2 A Q3 B Q3 B VSS a) Cổng NAND VSS b) Cổng NOR Hình 2-13 Mạch điện cổng NAND và NOR theo công nghệ NMOS 29 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS Hình 2-13 là sơ đồ cổng NAND và NOR dùng NMOS Dấu + trên các lối vào muốn cực tính tín hiệu kích thích Trong trường hợp này, Q1 đóng chức là điện trở Đối với cổng NAND, ta nhận thấy trên hai lối vào A và B lấy mức cao thì đầu có mức thấp Ứng với tổ hợp biến vào còn lại, lối f có logic thấp Hoạt động cổng NOR giải thích tương tự Cổng CMOS CMOS là viết tắt các từ tiếng Anh “Complementary MOS” Mạch điện họ cổng logic này sử dụng hai loại MOS FET kênh dẫn P và kênh dẫn N Bởi có tượng bù dòng điện mạch Chính vì mà công suất tiêu thụ họ cổng, đặc biệt trạng thái tĩnh là bé Hình 2-14 là mạch điện cổng NOT và NAND thuộc họ CMOS Điểm bật mạch điện họ cổng này là không tồn vai trò các điện trở Chức logic thực cách thay đổi trạng thái các chuyển mạch có cực tính ngược Dấu trừ và dấu cộng trên cực cửa các MOSFET cực tính điều khiển chuyển mạch Nhờ đặc điểm cấu trúc mạch, mức VRL, VRH đạt gần lý tưởng Để minh hoạ, ta có thể tìm hiểu hoạt động cổng NOT Từ hình 2-14a, dễ thấy rằng, tác động tới lối vào A logic thấp thì Q1 thông, Q2 khoá Lối f gần nối tắt tới VDD và cách ly hẳn với đất, nghĩa là VRH ≈ VDD Ngược lại, A lấy mức cao, Q1 mở và Q2 đóng Do đó, lối f gần nối đất và cách ly với VDD Nói khác đi, VRL ≈ VDD VDD S G G Q1 D D A Q1 G Q2 D D D f A Q2 G S S G f Q3 S S Q4 B a) Cổng NOT b) Cổng NAND Hình 2-14 Mạch điện họ cổng CMOS Cổng truyền dẫn Dựa trên công nghệ CMOS, người ta sản xuất loại cổng có thể cho qua tín hiệu số lẫn tín hiệu tương tự Bởi cổng gọi là cổng truyền dẫn Sơ đồ nguyên lý và ký hiệu cổng truyền dẫn hình 2-15 30 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS G Q1 D S Vào/Ra Vào/Rao Ra/Vào +5V Ra/Vào S D Q2 Điều khiển G a) Mạch điện b) Ký hiệu Hình 2-15 Cổng truyền dẫn Mạch nguyên lý cổng truyền dẫn sử dụng hai MOSFET có kênh dẫn ngược Tuy nhiên cách điều khiển trạng thái các chuyển mạch lại khác với cổng logic thông thường Trong trường hợp này, người ta phân cực cho có tín hiệu điều khiển thì hai chuyển mạch Q1 và Q2 cùng dẫn điện Khi đó, mạch tương đương dây dẫn Các cổng đảo (trong sơ đồ ký hiệu) đảm bảo cực tính điều khiển phù hợp cho hai cực G MOSFET Tính dẫn điện cổng truyền dẫn phụ thuộc mạnh vào tần số công tác và giá trị tải Vì sử dụng công nghệ CMOS nên tần số công tác cổng giới hạn MHz Họ CMOS có cổng D để hở và cổng ba trạng thái họ TTL 2.1.6- Họ ECL ECL (Emitter Coupled Logic) là họ cổng logic có cực E số bán dẫn nối chung với Họ mạch này sử dụng công nghệ TTL, cấu trúc mạch có điểm khác hẳn với họ TTL Ngoài việc sử dụng hồi tiếp âm trên điện trở RE để chống bão hoà, mạch điện họ ECL còn tận dụng ưu điểm mạch khuếch đại vi sai, nên tần số công tác họ này là cao các họ Ngoại trừ thời gian trễ, tất các tham số còn lại kém các họ khác Lối vào +Vcc D C R5 R8 R6 Q8 B Q7 A Q4 Q1 R1 Q2 R2 Q3 R3 Q5 Lối NOR Q6 RE - 0,9 V D1 D2 -1,29 R4 Ra Lối OR R7 - 1,75 V R9 - 1,4 V - 1,2 V Vào -Vcc = - 5V a) Mạch điện nguyên lý b) Đồ thị mức vào/ra Hình 2-16 Cổng OR/NOR thuộc họ ECL Hình 2-16 là mạch điện và đồ thị mức vào cổng OR/NOR thuộc họ ECL Vì điện trên hai cực collector Q4, Q5 là bù nên có thể lấy cực E Q7 chức OR và cực E Q8 chức NOR Để mạch hoạt động theo logic mức âm, +Vcc nối đất, 31 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS Vcc nối tới âm nguồn Mức logic mạch biến đổi từ giá trị thấp là -1,75 V đến giá trị cao là - 0,9 V so với điện đất Khi muốn có mức logic dương các cực E nối tới đất 2.2 GIAO TIẾP GIỮA CÁC CỔNG LOGIC CƠ BẢN TTL-CMOS VÀ CMOS-TTL Trong nhiều ứng dụng, yêu cầu chuyển đổi các tín hiệu các mức logic khác từ TTL sang CMOS ngược lại Các cổng logic collector hở các mạch khuếch đại transistor đơn giản thường sử dụng các mạch chuyển đổi này 2.2.1 Giao tiếp TTL và CMOS Để tạo giao tiếp TTL và CMOS thì ta phải để ý đến nguồn cung cấp họ Họ TTL cần điện áp cung cấp là + 5V, họ CMOS có thể dùng điện áp cung cấp từ +3V đến +15V a Cùng điện áp cung cấp +5V Trong trường hợp này điện áp TTL nhỏ so với điện áp vào CMOS Do ta phải dùng mạch bổ sung để tương hợp hai loại IC khác Giải pháp tiêu chuẩn là dùng điện trở kéo lên điều khiển TTL và tải CMOS hình 2-17 + 5V Rp Điều khiển TTL Tải CMOS Hình 2-17 Điều khiển TTL và tải CMOS b Khác điện áp cung cấp Điện áp cung cấp dùng cho IC CMOS thích hợp là từ +9V đến +12V Một cách dùng để điện áp cung cấp lớn là sử dụng IC TTL hở mạch Collector hình 2-18, vì tầng TTL hở cực C gồm transistor nhận dòng với cực C thả Ở hình này cực C để hở nối với nguồn cung cấp +12V qua điện trở kéo lên 6,8kΩ Khi lối họ TTL mức L thì dòng nó là: Inhận dòng = 12V = 1, 76mA 6,8kΩ Khi lối TTL mức H thì lối cực C để hở tăng lên cách thụ động đến +12V Trong trường nào thì các lối TTL tương hợp với các trạng thái lối vào CMOS 32 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS + 5V + 12V 6,8k TTL hở mạch Collector Tải CMOS Hình 2-18 Điều khiển TTL hở mạch Collector và tải CMOS c Bộ chuyển mức nguồn dùng CMOS Hình 2-19 là chuyển mức CMOS 40109 Tầng lối vào IC dùng điện áp cung cấp +5V tầng lối dùng +12V Trong hình 2-19, IC TTL tiêu chuẩn điều khiển chuyển mức nguồn, nó kéo IC TTL lên ít là +2,4V Điện trở kéo lên tiếp tục đưa điện áp lên cao đến mức +5V, mức này đảm bảo chắn lối vào mức H Lối chuyển mức nối với nguồn +12V + 5V + 12V 3,3k Điều khiển TTL Bộ chuyển mức 40109 Tải CMOS Hình 2-19 Bộ chuyển mức CMOS cho phép sử dụng hai loại nguồn +5V và +12V 2.2.2 Giao tiếp CMOS và TTL Để tạo giao tiếp họ CMOS và TTL thì ta phải quan tâm đến vấn đề chuyển mức điện áp trạng thái lối CMOS phù hợp với lối vào TTL Ta phải đảm bảo chắn lối trạng thái L CMOS luôn luôn nhỏ 0,8 V(đây là điện áp lối vào lớn trạng thái L họ TTL) Điện áp lối trạng thái H CMOS luôn luôn lớn V(đây là điện áp lối vào nhỏ trạng thái H họ TTL) a Cùng điện áp cung cấp +5V Theo số liệu kỹ thuật IC 74Cxx thì trường hợp xấu dòng lối CMOS điều khiển TTL là: IOL MAX = 360μA ; IOH MAX = - 360μA Điều này có nghĩa là điều khiển CMOS có thể cho nhận dòng là 360 μA trạng thái L, đó là dòng vào IC TTL loại Schottky công suất thấp Mặt khác, điều khiển CMOS có thể cho dòng nguồn 360 μA, nó lớn mức cần thiết để điều khiển dòng vào trạng thái H Như hệ số ghép tải CMOS và 74LS là 33 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS Đối với loại IC TTL công suất thấp thì có dòng lối vào là 180 μA thì hệ số ghép tải CMOS và 74L là IC CMOS không thể điều khiển trực tiếp IC TTL tiêu chuẩn, vì dòng lối vào trạng thái L yêu cầu là 1,6 mA, mà transistor nhận dòng IC CMOS có điện trở xấp xỉ 1,11kΩ (trường hợp xấu nhất) Nên điện áp lối IC CMOS 1,6 mA x 1,11kΩ = 1,78 V Điện áp này quá lớn lối vào trạng thái L IC TTL - Dùng tầng đệm CMOS Tầng đệm CMOS Điều khiển CMOS + 5V Tải TTL Hình 2-20 Tầng đệm CMOS có thể điều khiển tải TTL tiêu chuẩn Hình 2-20 là mạch điều khiển IC CMOS với hệ số tải qua tầng đệm Tầng đệm có dòng lớn Ví dụ IC 74C902 có tầng đệm CMOS, tầng đệm có dòng lối trường hợp xấu là: IOL MAX = 3.60mA IOH MAX = 800μA Vì tải TTL tiêu chuẩn có dòng lối vào trạng thái L 1,6mA và dòng lối vào trạng thái H là 48 μA, IC 74C902 có thể điều khiển hai tải TTL tiêu chuẩn Các IC khác dùng làm tầng đệm hình 4-19 là IC CD4049A, 4050: đảo; CD405CA: không đảo, 74C901: đảo… b Khác điện áp cung cấp Các tầng đệm CMOS 74C902 có thể dùng điện áp cung cấp từ +3V đến +15V và điện áp lối vào từ -0,3 V đến +15V> Điện áp lối vào có thể lớn điện áp cung cấp mà không làm hỏng loại IC dùng làm tầng đệm này Ví dụ ta có thể dùng điện áp lối vào trạng thái H là +12V điện áp cung cấp 5V Hình 4-23 là mạch điều khiển CMOS dùng điện áp cung cấp +12V, tầng đệm CMOS có điện áp cung cấp là +5V + 12V Điều khiển CMOS Tầng đệm CMOS + 5V Tải TTL Hình 2-21 Điều khiển CMOS hoạt động thích hợp với nguồn cung cấp +12V 34 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS c Giao diện hở cực máng Ta đã biết IC TTL hở mạch Collector, tầng lối transistor nhận dòng với cực C thả Tương tự IC CMOS có hở cực máng Ví dụ: IC 74C906 có tầng đệm hở cực máng + 5V + 12V 3,3k Điều khiển CMOS Tầng đệm CMOS hở cực máng Tải TTL Hình 2-22 Tầng đệm CMOS hở cực máng làm tăng dòng nhận Hình 2-22 là mạch dùng tầng đệm CMOS hở cực máng làm giao diện điều khiển CMOS và tải TTL Điện áp cung cấp cho hầu hết các tầng đệm là +12V Tuy có thể nối tầng đệm hở cực máng với nguồn cung cấp +5V qua điện trở kéo lên (pull up) có giá trị 3,3kΩ Cách nối này có ưu điểm là điều khiển CMOS và tầng đệm CMOS cung cấp nguồn +12V, không kể lối hở cực máng giao diện với TTL TÓM TẮT Chương đã trình bày cấu trúc, nguyên lý và đặc điểm cổng thường dùng Xuất phát từ thực tế mạch điện đã vi mạch hoá, nên trọng tâm chú ý nghiên cứu chúng ta là các cổng vi mạch hoá Có loại vi mạch số phổ biến : TTL và MOS TTL là công nghệ điển hình nhóm công nghệ transistor bao gồm TTL, HTL, ECL…, MOS là công nghệ vi mạch sử dụng MOSFET, đó điển hình là MOS… Đồng thời chương đưa vấn đề giao tiếp các họ cổng đó với CÂU HỎI ÔN TẬP Chức mạch logic RTL có sơ đồ hình vẽ sau: a NOR 35 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS b OR c AND d NAND Với mạch có sơ đồ câu hỏi 1, điện áp logic lối vào tương ứng với các mức logic cao và thấp là 10 V và V thì chức mạch là gì? a NOR b OR c AND d NAND Cho mạch có sơ đồ sơ đồ sau, điện áp logic lối và tương ứng với các mức logic cao và thấp là V và V, nêu chức mạch? a NOR b OR c AND d NAND Chức diode D3 sơ đồ sau là gì? a Cách ly transistor Q3 và Q4 b Dịch mức điện áp làm cho Q3 và Q4 không cùng đóng cùng mở 36 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS c Chống nhiễu lối d Cách ly Q4 khỏi mạch ngoài nối vào đầu f Chức mạch biểu diễn sơ đồ câu hỏi thay đổi nào diode D3 chuyển tới chân base transistor Q3 (cathode D3 nối với base Q3 còn anode nối với collector Q2)? a Q3 luôn cấm b Q3 luôn mở c Chức mạch không thay đổi d Lối luôn trạng thái treo Cổng collector hở hoạt động bình thường các cổng logic bình thường : a Lối nối lên nguồn thông qua trở gánh b Lối nối lên nguồn thông qua tụ gánh c Lối nối xuống đất thông qua trở d Lối nối xuống đất thông qua tụ Tác dụng trạng thái trở kháng lối cao cổng ba trạng thái là : a Đưa mức logic thứ là trung bình hai mức cao và thấp b Cách ly các lối các cổng logic chúng cùng nối vào lối vào c Có mức logic thấp trở kháng cao d Có mức logic cao trở kháng cao Mạch điện biểu diễn sơ đồ sau có còn hoạt động bình thường không diode D1 bị nối tắt ? a Mạch trở thành cổng NAND với hai trạng thái lối các cổng NAND thường b Mạch trở thành cổng NOR 37 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS c Trạng thái lối không theo logic nào d Vẫn hoạt động bình thường là cổng NAND trạng thái Mạch điện câu hỏi có còn hoạt động bình thường không điện trở R4 có giá trị 10 k? a Nó hoạt động mạch NOR b Nó hoạt động mạch XOR c Vẫn hoạt động bình thường d Cả ba cách trả lời trên sai 10 Với mạch điện TTL sơ đồ câu hỏi 4, tượng gì xảy hai lối vào để lửng? a Lối vào này tính logic b Lối vào này tính logic c Mạch không hoạt động d Cả ba cách trả lời trên sai 11 So sánh cổng NOT họ MOS và CMOS ta thấy : a Công suất tiêu thụ MOS cao CMOS b Công suất tiêu thụ CMOS cao MOS c Công suất tiêu thụ hai họ d Cả ba cách trả lời trên sai 12 Có cho phép đầu vào mạch CMOS để lơ lửng không? Có thể nói đầu vào để lửng tương đương với mức cao không? a Được- Có thể coi là mức b Được- Phải coi là mức c Không được- Để mạch hoạt động bình thường thì đầu vào không dùng phải nối với mức logic d Không được- Để mạch hoạt động bình thường thì đầu vào không dùng phải nối với mức logic 13 Cổng truyền dẫn là cổng a Chỉ cho phép tín hiệu số qua theo chiều định b Chỉ cho phép tín hiệu số qua theo hai chiều c Chỉ cho phép tín hiệu tương tự qua theo chiều định d Cho phép tín hiệu tương tự qua theo hai chiều 38 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 2: Cổng logic TTL và CMOS 14 Ưu điểm các cổng logic họ ECL là a Tần số công tác nhanh b Điện áp nguồn nuôi thấp c Công suất tiêu thụ thấp d Độ chống nhiễu cao 39 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp CHƯƠNG 3: MẠCH LOGIC TỔ HỢP GIỚI THIỆU CHUNG Các hàm logic thực nhờ các hệ vật lý gọi là các hệ logic hay là các mạch logic Trong chương chúng ta đề cập đến các mạch logic tổ hợp, tức là các mạch mà tín hiệu đầu phụ thuộc vào tín hiệu đầu vào mạch thời điểm xét Nói cách khác, các tín hiệu không phụ thuộc vào "lịch sử " tín hiệu vào trước đó, nghĩa là các hệ này làm việc theo nguyên tắc không có nhớ Hoạt động các mạch tổ hợp mô tả các bảng trạng thái các hàm chuyển mạch logic đặc trưng cho quan hệ các đại lượng vào và hệ thống Về mặt cấu trúc, các mạch tổ hợp không chứa thiết bị phần tử nhớ thông tin nào Trong chương này đề cập đến các mạch điện cụ thể thực các chức khác hệ thống số Các mạch điện này thiết kế dựa trên các cổng logic tổ hợp Các cổng logic này tích hợp IC cỡ vừa (MSI) có chứa khoảng vài chục tới vài trăm các các cổng logic sở đó xét đến chương Những linh kiện này chế tạo nhằm thực số các hoạt động thu nhận, truyền tải, biến đổi các liệu thông qua tín hiệu nhị phân, xử lý chúng theo phương thức nào đó Phần đầu chương giới thiệu cách phân tích và thiết kế các mạch logic tổ hợp đơn giản Phần giới thiệu Hazard mạch logic tổ hợp Đây là phần quan trọng thiết kế mạch Nếu không để ý đến tượng này có thể dẫn đến làm việc sai lệch hệ thống Phân tích và nhận dạng Hazard có ý nghĩa quan trọng không tổng hợp các hệ logic mà tự động chẩn đoán trạng thái làm việc chúng Phần giới thiệu số mạch tổ hợp thông dụng các hệ thống số: - Mã hoá và giải mã các luồng liệu nhị phân - Hợp kênh và phân kênh để chọn chia tách các luồng số nhị phân theo yêu cầu định để định tuyến cho chúng việc truyền dẫn thông tin, - Các mạch cộng, trừ - Các phép so sánh số để đánh giá định tính và định lượng trọng số các số nhị phân - Mạch tạo và kiểm tra tính chẵn lẻ - Đơn vị số học và logic (ALU) 40 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp NỘI DUNG 3.1 KHÁI NIỆM CHUNG Căn vào đặc điểm và chức logic, các mạch số chia thành loại chính: mạch tổ hợp và mạch (mạch trình bày chương sau) 1) Đặc điểm mạch tổ hợp Trong mạch số, mạch tổ hợp là mạch mà trị số ổn định tín hiệu đầu thời điểm xét phụ thuộc vào tổ hợp các giá trị tín hiệu đầu vào Đặc điểm cấu trúc mạch tổ hợp là cấu trúc nên từ các cổng logic Vậy các mạch điện cổng chương và các mạch logic chương là các mạch tổ hợp 2) Phương pháp biểu diễn chức logic Các phương pháp thường dùng để biểu diễn chức logic mạch tổ hợp là hàm số logic, bảng trạng thái, sử dụng logic, bảng Cac nô (Karnaugh), có biểu thị đồ thị thời gian dạng xung Đối với vi mạch cỡ nhỏ (SSI) thường biểu diễn hàm logic Đối với vi mạch cỡ vừa (MSI) thường biểu diễn bảng trạng thái Sơ đồ khối tổng quát mạch logic tổ hợp trình bày hình 3-1 x0 x1 Mạch logic tổ hợp xn-1 Y0 Y1 Hình 3-1 Sơ đồ khối tổng quát mạch logic tổ hợp Ym-1 Như vậy, mạch logic tổ hợp có thể có n lối vào và m lối Mỗi lối là hàm các biến vào Quan hệ vào, này thể hệ phương trình tổng quát sau: Y0 = f1(x0,x1, ,xn-1); Y1 = f2(x0,x1, ,xn-1); … Ym-1 = fm-1(x0,x1, ,xn-1) Từ đó, ta thấy đặc điểm bật mạch logic tổ hợp là hàm phụ thuộc các biến vào mà không phụ thuộc vào trạng thái mạch Cũng chính vì thế, trạng thái tồn thời gian có tác động vào Thể loại mạch logic tổ hợp phong phú Phạm vi ứng dụng chúng rộng 41 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp 3.2 PHÂN TÍCH MẠCH LOGIC TỔ HỢP Phân tích mạch logic tổ hợp là đánh giá, phê phán mạch đó Trên sở đó, có thể rút gọn, chuyển đổi dạng thực mạch điện để có lời giải tối ưu theo nghĩa nào Mạch tổ hợp có thể bao gồm hai hay nhiều tầng, mức độ phức tạp của mạch khác Nếu mạch đơn giản thì ta tiến hành lập bảng trạng thái, viết biểu thức, rút gọn, tối ưu (nếu cần) và cuối cùng vẽ lại mạch điện Nếu mạch phức tạp thì ta tiến hành phân đoạn mạch để viết biểu thức, sau đó rút gọn, tối ưu (nếu cần) và cuối cùng vẽ lại mạch điện 3.3 THIẾT KẾ MẠCH LOGIC TỔ HỢP Thiết kế là bài toán ngược với bài toán phân tích Nội dung thiết kế thể theo sau: 1- Phân tích bài toán đã cho để gắn hàm và biến, xác lập mối quan hệ logic hàm và các biến đó; 2- Lập bảng trạng thái tương ứng; 4- Từ bảng trạng thái có thể viết trực tiếp biểu thức đầu thiết lập bảng Cac nô tương ứng; 4- Dùng phương pháp thích hợp để rút gọn, đưa hàm dạng tối giản tối ưu theo mong muốn; 5- Vẽ mạch điện thể Ví dụ : Một ngôi nhà hai tầng Người ta lắp hai chuyển mạch hai chiều hai tầng, cho tầng nào có thể bật tắt đèn Hãy thiết kế mạch logic mô hệ thống đó? Lời giải: + Nếu ký hiệu hai công tắc là hai biến A, B Khi tầng ta bật đèn và lên tầng thì tắt đèn và ngược lại Như đèn có thể sáng ứng với hai tổ hợp chuyển mạch vị trí ngược Còn đèn tắt vị trí giống Hệ thống chiếu sáng có sơ đồ hình 3-2 Bảng trạng thái mô tả hoạt động hệ bảng 3-1 A B 0 Biểu thức hàm là: f = A B + A B = A ⊕ B f = AB A AB B VAC Hình 3-2 Mạch điện hệ thống chiếu sáng Đây là hàm cộng XOR đã quen thuộc các chương trước Hàm này có thể thể nhiều kiểu mạch khác Hình 3-3 là dạng sơ đồ thể hàm f 42 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp A 0 1 B 1 f 1 Bảng 3-1 Bảng trạng thái mô tả hoạt động hệ chiếu sáng A f B Hình 3-3 Sơ đồ logic thể hàm f 3.4 HAZARD TRONG MẠCH TỔ HỢP 3.4.1 Khái niệm Việc thiết kế các mạch logic nhìn chung không phức tạp, vì cần có biểu thức toán là ta có thể vẽ mạch điện và lắp ráp thành hệ thống điều khiển Trên thực tế, không phải mạch nào có thể hoạt động tốt được, nguyên nhân là cấu trúc mạch tổ hợp gây ra, tượng hoạt động không ổn định xảy mạch tổ hợp gọi là hazard Hazard còn gọi là "sai nhầm", hoạt động lúc lúc không mạch logic Sự "sai nhầm" này có thể xảy mạch điện hoàn toàn không có hỏng hóc linh kiện Tức là mạch, các linh kiện hoàn toàn tốt điều khiển chức lúc lúc không Nói chung là mạch hoạt động không có tin cậy Hiện tượng Hazard mạch tổ hợp có thể gặp là: - Hazard xuất lần và không gặp lại - Hazard có thể xuất nhiều lần (theo chu kỳ nào đó không theo chu kỳ nào) - Hazard có thể chính chức mạch điện gây Đây là trường hợp khó giải thiết kế Như ta đã biết, các đặc tính quan trọng mạch điện hoạt động là quán tính, độ linh động hay chậm trễ mạch Chính chậm trễ này làm cho tín hiệu từ đầu vào không thể truyền tức khắc tới đầu mạch điện, điều này làm cho các thiết bị điều khiển phía sau không thể có phản ứng tức khắc tín hiệu đưa vào Do tất các mạch điện có thời gian trễ định, các mạch vi điện tử có thời gian trễ Sự thay đổi nhiệt độ môi trường làm cho thời gian trễ thay đổi, dẫn đến sai lệch điều khiển mạch logic, đó chính là hazard 3.4.2 Bản chất Hazard Để hiểu nguyên nhân xuất hazard mạch logic tổ hợp, hazard xuất mạch tổ hợp mà không xuất hệ thống điện tử nào khác Ta xét ví dụ sau: Giả sử tín hiệu vào là X = (x1, x2, x3, x4) thay đổi giá trị từ (0 0 1) đến (1 1 1), tức là (X) thay đổi từ Q→P Nhìn vào bảng Cac nô (hình 3-4) ta thấy đáp ứng mạch logic tổ hợp tín hiệu vào bị thay đổi có giá trị: f(Q) = f(0001) = → f(P) = f(1111)= 43 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp t0 x 3x x 1x 00 t'0 00 01 11 10 1 01 0 11 1 10 0 1 x1 x2 x3 x4 t1 Mạch logic f(x) Hình 3-4 Mạch chức logic Như tín hiệu vào (X) thay đổi giá trị từ Q = (0001) đến P = (1111) làm cho đáp ứng mạch bị thay đổi giá trị từ sang , thay đổi điều khiển đầu mạch theo thay đổi tín hiệu vào (X) → điều này hoàn toàn chính xác, đó hazard không xuất và không xảy điều khiển bị sai nhầm Nhưng thực tế có thể không vì tín hiệu vào thay đổi từ Q = (0001) đến P = (1111), ta thấy tín hiệu x1, x2, x3 bị thay đổi còn giá trị x4 không bị thay đổi Mạch điện nào xuất thời gian trễ là (τ) và thay đổi giá trị (0→1 hay 1→0) tín hiệu có thời gian trễ định Trong trường hợp này, các tín hiệu vào (x1, x2, x3) có giá trị logic bị thay đổi ta thay đổi tín hiệu vào, và chúng có thời gian trễ định (có thể nhỏ, cỡ μs hay ns) Mặt khác, thời gian trễ đường tín hiệu vào (xi) lại khác nhau, dù cùng chủng loại IC Như (x1, x2, x3) thay đổi đồng thời và chúng có thời gian trễ khác thì xảy tượng "chạy đua" tín hiệu vào tới đầu mạch điện Vì có "chạy đua" ba tín hiệu vào (x1, x2, x3) (x4 không thay đổi nên không đua), giả sử x2 chạy nhanh (có thời gian trễ nhỏ hơn) x1, x2 (giả sử thời gian trễ hai tín hiệu này nhau) Mối quan hệ này ta có thể biểu diễn sau: (X) ⎯ t0 ⎯ (x1 x2 x3 x4 ) Đáp ứng 0 f(Q) = ↓ t'0 ⎯ ↓ t1 ⎯ ↓ ↓ 1 f(0101) = ↓ f(P) = Do x2 "chạy" nhanh x1 và x3 nên giá trị x2 chuyển từ sang trước giá trị x1 và x3 Sau thời gian thì (x1, x3) chuyển từ sang Quan hệ "chạy đua" ba tín hiệu vào minh hoạ biểu đồ sau: Do x2 "chạy nhanh" (x1, x3) nên khoảng thời gian Δt đã xuất xung zêrô thời Như thời gian trễ τ mạch tín hiệu đã thay đổi từ 1→0→1 (đúng là không thay đổi), tạo xung kim thời Hiện tượng xuất xung zêrô đầu mạch gọi là tượng hazard và đây là hazard thời, nó xuất thời gian trễ τ sau đó lại Như ta có thể nói "chạy đua" tín hiệu vào gây 44 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp x1, x3 hazard, hay thời gian trễ mạch làm xuất hazard, đó là tín hiệu điều khiển không mong muốn đầu Xung Hazard là xung kim xuất đầu mạch logic tổ hợp, vì thời gian xuất (Δt) nhỏ thời gian trễ mạch (τ) nên xung hazard có thể xuất không gây nguy hiểm, không gây điều khiển sai nhầm Vì xung hazard quá hẹp nên lượng nó không đủ lớn để có thể kích nhầm hay kích các mạch điện tiếp theo, đó dù có xung hazard mạch điện hoạt động tốt Xung hazard thật nguy hiểm độ rộng Δt đủ lớn thì nó có đủ lượng để lật chuyển mạch điện gây tượng điều khiển nhầm thời gian trễ τ t x2 t Q f(x) P 1 Δt t0 t'0 t t1 Hình 3-5 Hiện tượng hazard Như có thể thấy với tín hiệu vào thay đổi kiểu khác với tổ hợp trên thì có thể không xuất xung hazard Hay với chức khác dù có tượng "chạy đua" tín hiệu vào (x1,x3 và x2) ví dụ trên có f(0101) = thì hazard không thể xuất xung zêrô thời không có.Do ta thấy tượng hazard xuất ngẫu nhiên cho dù mạch điện chứa toàn các linh kiện tốt 3.4.3 Phân loại Đầu tiên ta đề cập đến số định nghĩa tên gọi nói hazard sau: Q = (q1, q2, qk, qk+1, qn ) P = ( q1 , q q k , q k +1 , q n ) Ở đây P và Q là tập tín hiệu vào mạch, yêu cầu P và Q cần có số lượng vị trí thay đổi giá trị logic ≥ 2, vì tập tín hiệu vào thay đổi giá trị logic đồng thời với ít vị trí (2 biến số) thì xuất hiện tượng "chạy đua" tín hiệu vào, và đó hazard có khả xuất Còn tín hiệu vào thay đổi giá trị trên đầu vào thì không có tượng chạy đua tín hiệu và hazard không thể xuất Định nghĩa 1: Nếu tập tín hiệu vào (X) thay đổi từ Q sang P thì gọi là có chuyển đổi từ Q sang P (Q → P) Định nghĩa 2: Hazard thời xuất mạch logic tổ hợp là tượng tín hiệu nhiều đầu mạch xuất khác với các giá trị quy định cho chúng theo hàm Boole thời gian chuyển đổi từ Q → P Định nghĩa 3: Hazard thời xuất mạch logic tổ hợp thời gian chuyển đổi từ Q → P gọi là hazard tĩnh và f(Q) = f(P) Ở đây f(X) là hàm logic thực các mạch đã cho Định nghĩa 4: Hazard thời xuất mạch logic tổ hợp thời gian chuyển đổi từ Q → P gọi là hazard động và f(Q) = f(P) Như có hazard thời 45 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp động thì tín hiệu đầu thay đổi ít ba lần, ví dụ 1→0→1→0, nghĩa là có ít hai xung nhiễu xuất Loại hazard này thường xảy các mạch tổ hợp Định nghĩa 5: Hazard thời gọi là hazard hàm số thời gian chuyển đổi từ Q→P nếu: - f(Q)=f(P) - Hàm f(X) lấy hai giá trị và thời gian chuyển đổi từ Q→P Định nghĩa 6: Hazard thời gọi là hazard logic thời gian chuyển đổi từ Q→P nếu: - f(Q)=f(P) - Hàm f(X) nhận giá trị (hoặc 1) - Trong thời gian chuyển đổi từ Q→P xuất xung hazard đầu 3.4.3.1 Hazard tĩnh mạch logic Do có tượng "chạy đua" các tín hiệu vào với thời gian chuyển từ Q→P mà xuất hazard Nếu f(Q) = f(P) tức là có thay đổi tín hiệu vào điều khiển đầu mạch logic không đổi dù là hay 1, xuất hazard, số lượng tín hiệu chạy đua không nhiều, đó chính là hazard tĩnh Hazard thời chính là hazard tĩnh, tức là loại hazard xuất xung không theo quy định hàm logic Hiện tượng này không nguy hiểm, vì độ rộng xung hazard tĩnh Δt luôn nhỏ thời gian trễ τ mạch, nên mạch logic hoạt động bình thường dù có xuất hazard Nhưng hazard tĩnh nguy hiểm chỗ: nó có thể gây "sai nhầm" cho điều khiển hệ thống logic giá trị độ rộng hazard (Δt) đủ lớn, điều này xảy "chạy đua" tín hiệu vào quá chênh lệch, nghĩa là có tín hiệu vào "chạy" quá nhanh còn tín hiệu khác lại "chạy" quá chậm, tượng này minh hoạ hình 3-6 x1, x4 τ t x2 t f(x) Q P Δt t t0 t'0 t1 Hình 3-6 Chạy đua hazard tĩnh 46 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp Ta thấy x2 quá trình "chạy đua" (thay đổi giá trị logic) đã "chạy" nhanh so với tín hiệu x1, x4, thể hình vẽ độ dốc xung x2 lớn hơn, điều đó làm cho Δt xung hazard tăng theo, đó xung hazard trở nên "nguy hiểm" vì nó có thể kích lật chuyển mạch điện tiếp sau hệ thống mạch logic, gây tượng điều khiển "sai nhầm" mạch logic 3.4.3.2 Hazard động mạch logic Trong thực tế thay đổi tín hiệu vào mạch logic ứng với quá trình chuyển đổi (Q→P) có thể có nhiều tín hiệu vào cùng thay đổi đó có chạy đua các tín hiệu vào tới đầu mạch Ví dụ trường hợp Q = (0000); P = (1101), dễ dàng nhận thấy có chạy đua (X) (X) ⎯ (x1 x2 x3 x4) t0 ⎯ 0 0 f(Q) = ↓ ' t0 ⎯ 0 f(X') = ↓ t"0 ⎯ 1 0 f(X") = ↓ t1 ⎯ 1 f(P) = Do có nhiều tín hiệu vào đồng thời thay đổi giá trị logic từ sang và từ mà tín hiệu vào có tốc độ "chạy" khác nên vô tình làm cho giá trị hàm f(X) đầu thay đổi hình bên Hiện tượng tín hiệu f(X) thay đổi giá trị từ 1→0→1→0 gọi là hazard động, tức là xuất nhiều xung không cần thiết khoảng thời gian trễ mạch (τ) Như thời gian nhỏ τ xuất nhiều xung hazard nhỏ τ thì ta có thể hiểu là xung hazard động không có gì nguy hiểm cả, vì xung bị chia nhiều xung thì lượng còn nhỏ và độ rộng xung quá bé nên không đủ kích mạch khác Hiện tượng này ta có thể hiểu là đèn dang sáng ta cho tín hiệu thay đổi để đèn tắt có tượng chạy đua nên sau đèn tắt thì lại sáng lên tắt hẳn Hazard động ít có khả gây điều khiển "sai nhầm" mạch logic tổ hợp (X) τ t f(x) Q P t t0 t'0 t"0 t1 Hình 3-7 Hazard động 47 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp 3.4.3.3 Hazard hàm số mạch logic Hazard có thể xuất chức mạch hai trường hợp là hàm f(X) lấy giá trị logic là Hazard thời gọi là hazard hàm số thời gian chuyển đổi từ Q→P nếu: - f(Q)=f(P) - Hàm f(X) lấy hai giá trị và thời gian chuyển đổi từ Q→P Điều này có nghĩa là thời gian chuyển đổi Q→P thì hàm logic không thay đổi giá trị (f(Q)=f(P)), lấy f(Q)=f(P) = thì thì hazard xuất lấy f(Q)=f(P)=1 thì hazard xảy Hiện tượng này gọi là hazard hàm số Trên thực tế có hàm số hazard thời xuất điều khiển logic là (f(X) = 1) còn điều khiển logic đầu là thì không có hazard thời xuất và ngược lại có thể điều khiển không bị hazard Độ nguy hiểm hazard hàm số giống hazard tĩnh, nó nguy hiểm mức vì quá trình điều khiển nào (0 hay 1) có khả xuất hazard, tức là điều có khả gây "sai nhầm" điều khiển mạch 4.4.3.4 Hazard logic mạch logic Đây là loại hazard nguy hiểm nhất, hay gây điều khiển "sai nhầm" nhiều các hệ thống mạch tổ hợp điều khiển Bản chất loại hazard này sau: Khi tập tín hiệu vào hàm logic thay đổi đồng thời nhiều biến thời gian chuyển đổi Q → P, mà lần tín hiệu vào có thời gian trễ khác nhau, quá trình "chạy đua" này gặp phải trường hợp Q = (00000), P = (11101) (X) ⎯ (x1 x2 x3 x4 x5) t0 ⎯ 0 0 ↓ t'0 ⎯ 0 ↓ 0 ↓ t"0 t"'0 ⎯ ⎯ 0 1 ⎯ f(X') = ↓ 1 0 f(X") = ↓ ↓ f(X"') = ↓ t1 f(Q) = ↓ 1 f(P) = 48 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp Hiện tượng hazard logic mô tả trên hình 3-8: (X) τ Hazard thời gọi là hazard logic thời gian chuyển đổi từ Q→P nếu: t f(x) - f(Q)=f(P) Q - Hàm f(X) nhận giá trị (hoặc 1) P Δt - Trong thời gian chuyển đổi từ Q→P xuất xung hazard có độ rộng Δt lớn đầu ra, quá trình chạy đua ngẫu nhiên các tín hiệu vào tạo hàm f(X) có cùng giá trị logic t t0 t'0 t"0 t"'0 t1 Hình 3-8 Hazard logic Như quá trình chuyển đổi từ Q → P tập tín hiệu vào, có nhiều tín hiệu cùng thay đổi giá trị và hàm logic vô tình hay ngẫu nhiên xảy trường hợp có cùng giá trị logic hazard đầu f(X) mạch Điều đó tạo nên xung hazard đầu của mạch độ rộng Δt lớn lên nhiều, Δt lớn làm cho xung (X) τ hazard có lượng lớn đủ khả kích chuyển mạch sau mạch điều khiển, điều đó gây tượng điều khiển t "sai nhầm" hệ thống logic tổ hợp Đây là điều vô cùng nguy hiểm các hệ Q P f(x) thống tổ hợp cỡ lớn có nhiều đầu vào Trên thực tế quá trình chuyển đổi từ Q →P mạch logic tổ hợp phức tạp, ít gặp loại hazard riêng biệt mà gặp tổ hợp hỗn loạn các loại hazard trên Hiện tượng này minh hoạ hình 3-9 t t0 t1 Hình 3-9 Hiện tượng tổng quát xuất Hazard Tóm lại, mạch điều khiển có thể xuất nhiều loại hazard, có mạch logic có số lượng biến số "chạy đua" lớn hazard lại không xuất hiện, có mạch đơn giản thì hazard lại xuất và gây điều khiển "sai nhầm" Vì muốn khắc phục hazard thì phải vào mạch điện cụ thể nó, dùng kỹ thuật phân tích phát khả xuất hazard, sau đó tìm cách khắc phục hazard Sau đây là vài biện pháp khắc phục và hạn chế xuất hazard hệ thống logic diều khiển 3.4.4 Các biện pháp khắc phục Hazard Như đã phân tích trên, hazard xuất có chạy đua tín hiệu vào hệ logic tổ hợp, nói cách khác hazard xuất là khác thời gian trễ truyền lan từ đầu vào đến đầu mạch, từ đó ta có biện pháp khắc phục hazard sau: τ2 x1 τ1 τ3 x2 x3 τ1 τ2 Hình 3-10 Phương pháp khắc phục Hazard 49 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp - Biện pháp đơn giản làm biến hazard là không để xuất quá trình chạy đua các tín hiệu vào mạch logic, nghĩa là thay đổi giá trị logic trên đầu vào tín hiệu Khi có tín hiệu vào "chạy" mạch logic thì không còn "đua" tín hiệu và chắn hazard không thể xuất Nhưng có nghĩa là tín hiệu vào thay đổi giá trị logic làm cho mạch hoạt động châm chạp, và không phải quá trình điều khiển nào cho phép làm vậy, thông thường có thay đổi nhiều tín hiệu vào cùng lúc - Tiếp theo phải chấp nhận quá trình chuyển đổi từ Q→P có nhiều tín hiệu thay đổi hay có nhiều biến (X) chạy đua Cách khắc phục là chọn giá trị linh kiện hay IC có thời gian trễ τ nhỏ Vì ta biết hazard xuất thời gian trễ mạch, τ càng nhỏ nghĩa là xung hazard có độ rộng Δt nhỏ, và nó không có đủ lượng để kích chuyển mạch tiếp theo.Nhưng chọn linh kiện lắp ráp hệ thống hay chon IC có τ nhỏ tức là phải chọn linh kiện, IC có chất lượng cao, nghĩa là giá thành hệ điều hành tăng, đây là vấn đề cần quan tâm thiết mạch - Khi ta chấp nhận có chạy đua tín hiệu vào (X) quá trình chuyển đổi từ Q→P, đồng thời không dùng linh kiện có chất lượng cao để giảm giá thành và mạch hoạt động tốt đồng thời không có hazard xuất hiện, thì ta có thể dùng phương pháp khắc phục hazard cách thêm các mạch trễ trên đường truyền tín hiệu, để đảm bảo cho thời gian chạy đua các tín hiệu là tương đương Phương pháp này minh hoạ hình 3-10: Ta biết tín hiệu x2 chạy nhanh tới đầu ra, nên trên đường truyền x2 ta cho thêm hai cổng đảo có thời gian trễ là τ1 và τ2 tín hiệu trên x2 xuất đồng thời với x1 và x3, đó hazard không xuất làm giảm bớt hazard Phương pháp này có gây hazard đường trễ thêm vào lại làm cho x2 chạy quá chậm và lại phát sinh tượng chạy đua tín hiệu vào Để tránh xảy tượng chạy đua tín hiệu vào, cần biết chính xác thời gian trễ τ1 và τ2, sau đó phải tạo cổng đảo có thời gian trễ đúng giá trị τ1 và τ2 - Ở mức cao ta phải chấp nhận có chạy đua tín hiệu vào quá trình chuyển đổi Q →P, không muốn dùng linh kiện có chất lượng cao, đồng thời đã thêm các mạch trễ (không ảnh hưởng tới chức mạch logic) không thể khắc phục hết hazard thì đó ta dùng xung đồng bộ, tức là ta bất chấp có chạy đua tín hiệu vào, và các đường truyền tín hiệu từ đầu vào tới đầu có thời gian trễ khác Nhưng tín hiệu truyền lan hệ logic dù nhanh, dù chậm, đến trước hay đến sau thì chúng lan truyền có cho phép xung đồng Xung đồng thông thường "chờ" theo đường tín hiệu chạy chậm nhất, đó các xung đến sớm phải "chờ" cho đầy đủ các tín hiệu khác đó xung đồng cho phép truyền tiếp Nếu cho thêm vào mạch điều khiển xung đồng thì có thể giảm đáng kể ảnh hưởng hazard - Trong trường hợp các phương pháp nêu trên áp dụng tượng hazard xuất thì ta buộc phải thay đổi chức điều khiển, tức là thay đổi chức hàm logic hệ thống điều khiển tức là phải xây dựng mạch điện khác Như để có mạch điều khiển tốt, chất lượng cao thì phần cứng xây dựng nên mạch điện mang tính định Người thiết kế phải hiểu kỹ và sâu sắc hệ thống kỹ thuật mà mình thiết kế thì có thể khắc phục hazard mạch điện, phải biết thêm hay bớt các mạch điện phụ nào mà không làm thay đổi chức hệ thống Từ đó làm 50 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp cho mạch có chất lượng cao hơn, giá trị kinh tế cao Điều này cung dễ hiểu là các mạch điện có cùng chức điều khiển hãng sản xuất lại đưa mạch khác và giá trị kinh tế chúng khác nhau, tuỳ thuộc vào trình độ và quan tâm đến việc tăng độ tin cậy, tăng chất lượng điều khiển mạch hãng Nhưng chất là làm giảm tối đa khả xuất hazard mạch 3.5 MẠCH MÃ HOÁ VÀ GIẢI MÃ 3.5.1 Một số loại mã thông dụng 3.5.1.1 Mã BCD và mã dư MÃ BCD (Binary Coded Decimal) là mã cấu tạo cách dùng từ nhị phân bit để mã hóa 10 kí hiệu thập phân, cách biểu diễn theo thập phân Ví dụ mã NBCD, các chữ số thập phân nhị phân hoá theo trọng số 23, 22, 21, 20 nên có tổ hợp dư, ứng với các số thập phân 10,11,12,13,14 và 15 Sự xuất các tổ hợp này tin gọi là lỗi dư Do trọng số nhị phân vị trí biểu diễn thập phân là tự nhiên nên máy có thể thực trực tiếp các phép tính cộng, trừ, nhân, chia theo mã NBCD Tuy nhiên nhược điểm chính mã là tồn tổ hợp toàn Zero, gây khó khăn việc đồng truyền dẫn tín hiệu Vì vậy, người ta sử dụng mã Dư-3 hình thành từ mã NBCD cách cộng thêm vào tổ hợp mã Như vậy, mã không bao gồm tổ hợp toàn Zero Mã Dư-3 chủ yếu dùng để truyền dẫn tín hiệu mà không dùng cho việc tính toán trực tiếp Thập phân BCD 8421 Mã dư 0011 0000 0100 0001 0101 0010 0110 0011 0111 0100 1000 0101 1001 0110 1010 0111 1011 1000 1100 1001 Bảng 3-2 Mã BCD 8421 và mã dư 3.5.1.2 Mã Gray Mã Gray còn gọi là mã cách 1, là loại mã mà các tổ hợp mã kế khác bit Loại mã này không có tính trọng số Do đó, giá trị thập phân đã mã hóa giải mã thông qua bảng mã mà không thể tính theo tổng trọng số mã BCD Mã Gray có thể tổ chức theo nhiều bit Bởi vậy, có thể đếm theo mã Gray Cũng tương tự mã BCD, ngoài mã Gray chính còn có mã Gray dư-3 51 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp Thập phân Gray Gray dư 0010 0000 0110 0001 0111 0011 0101 0010 0100 0110 1100 0111 1101 0101 1111 0100 1110 1100 1010 1101 1011 1111 10 1001 1110 11 1000 1010 12 0000 1011 13 0001 1001 14 0011 1000 15 Bảng 3-3 Mã Gray và Gray dư 3.5.1.3 Mã chẵn, lẻ Mã chẵn và mã lẻ là hai loại mã có khả phát lỗi hay dùng Để thiết lập loại mã này ta cần thêm bit chẵn/ lẻ (bit parity) vào tổ hợp mã đã cho, tổng số bit từ mã (bit tin tức + bit chẵn/lẻ) là chẵn thì ta mã chẵn và ngược lại ta mã lẻ BCD 8421 BCD 8421chẵn BCD 8421lẻ PC PL 0000 0000 0000 0001 0001 0001 0010 0010 0010 0011 0011 0011 0100 0100 0100 0101 0101 0101 0110 0110 0110 0111 0111 0111 1000 1000 1000 1001 1001 1001 Bảng 3-4 Mã BCD 8421 chẵn / lẻ 3.5.2 Mạch mã hoá Mạch điện thực việc chuyển tin tức sang mã, gọi là mạch mã hoá hay mạch ghi mã 3.5.1.1 Mạch mã hoá từ thập phân sang BCD 8421 Sơ đồ khối tổng quát mạch Mã hoá hình 3-7 Mạch gồm lối vào (biến) ứng Với các chữ số thập phân từ đến Lối vào zero là không cần thiết, vì tất các lối vào khác thì lối Bốn lối A, B, C, D (hàm) thể tổ hợp mã tương ứng với chữ số thập phân trên lối vào theo trọng số 8421 Bảng trạng thái mạch bảng 3-5 52 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp Vào Thập phân Mạch mã hoá Vào thập phân A B C D Ra BCD 8421 Ra BCD 0 0 0 0 0 1 0 1 1 0 1 1 0 0 Bảng 3-5 Bảng trạng thái mạch mã hoá Hình 3-11 Sơ đồ khối mạch mã hoá Từ bảng trạng thái ta viết các hàm sau: A = +9 B=4+5+6+7 +5V R4 = Σ (8,9) = Σ ( 4,5,6,7) C = + + + = Σ (2,3,6,7) D = + + + + = Σ (1,3,5,7,9) Căn hệ phương trình, ta xây dựng mạch điện mã hoá Hoặc dùng ma trận diode (cổng OR) để xây dựng Hoặc có thể viết lại sau (dùng định lý DeMorgan) và dùng ma trận diode (cổng AND) để xây dựng mạch: A = 8+9 = B = 4+5+ 6+ = C = + 3+ + = D = 1+ + + + = R3 R2 R1 A B C D Hình 3-12 Mạch điện mã hoá dùng diode 3.5.1.2 Mạch mã hoá ưu tiên Trong mã hoá vừa xét trên, tín hiệu vào tồn độc lập, (không có trường hợp có tổ hợp trở lên đồng thời tác động) Bộ mã hoá ưu tiên đời để giải trường hợp có nhiều đầu vào tác động đồng thời Đối với các trường hợp này thì mã hoá ưu tiên tiến hành mã hoá tín hiệu vào nào có cấp ưu tiên cao thời điểm xét Việc xác định cấp ưu tiên cho tín hiệu vào là người thiết kế mạch Bây ta xét nguyên tắc hoạt động và quá trình thiết kế mã hoá ưu tiên lối vào, lối 53 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp Vào Ra Thập phân A B C D L1L2L3L4L5L6L7L8L9 0 0 0 0 0 0 0 0 1 0 0 0 0 0 x 0 0 0 0 1 x x 0 0 0 0 x x x 0 0 0 1 x x x x 0 0 1 xx x x x 0 0 1 x x x x x x 0 0 x x x x x x x 1 0 x x x x x x x x Bảng 3-6 Bảng trạng thái mã hoá ưu tiên Theo đề bài, mã hoá thực theo mức độ ưu tiên từ L1 đến L9, các tín hiệu cùng tác động thì các tín hiệu có mức ưu tiên thấp không tác dụng, nghĩa là mức logic nó là hay không ảnh hưởng đến lối nên gọi nó là điều kiện tuỳ chọn, ký hiệu là "x" Bảng trạng thái phản ánh yêu cầu thiết kế, mã hoá theo cấp ưu tiên Từ bảng trạng thái ta có thể viết biểu thức lối sau: D = các lối: + L1 và các lối L2, L4, L6, L8 + L3 và các lối L4, L6, L8 + L5 và các lối L6, L8 + L7 và các lối L8 + L9 Nên ta viết hàm D: D = L1 L L L L + L L L L + L L L L + L L + L Tương tự ta viết hàm B, C và A sau: C = L L L L8 L + L L L L8 L + L L8 L + L L8 L B = L L8 L + L L8 L + L L8 L + L L8 L A = L L Một vài IC thường dùng: 74147 là mã hoá ưu tiên NBCD bit, 74148 là mã hoá ưu tiên NBCD bit 3.5.2 Bộ giải mã Mạch điện thực việc chuyển từ mã sang tin tức gọi là mạch giải mã hoá 54 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp 3.5.2.1 Bộ giải mã nhị phân Bộ giải mã nhị phân còn có tên là giải mã "1 từ n", giải mã địa chọn địa nhị phân Chức nó là lựa chọn lối (lấy giá trị 0), tác động tới đầu vào số nhị phân Như vậy, số nhị phân là n bit (n lối vào) nhận diện 2n địa khác (trên 2n lối ra) Nói khác đi, mạch chọn địa nhị phân là mạch logic tổ hợp có n lối vào và 2n lối ra, tác động tới đầu vào số nhị phân thì lối lựa chọn, lấy giá trị (tích cực cao) (tích cực thấp), các lối còn lại không lựa chọn, lấy giá trị Sơ đồ khối tổng quát chọn địa nhị phân hình 3-13 A0 A1 D2n- Hình 3-13 Sơ đồ khối giải mã nhị phân Ta có thể mở rộng dung lượng chọn địa nhị phân cách ghép các IC có dung lượng nhỏ lại với a) Dụng cụ đoạn D1 An-1 IC 74154 là chọn địa nhị phân vào 16 Ký hiệu logic nó hình 3-14 Các lối vào E1, E2, hoạt động theo tích cực thấp thường sử dụng để mở rộng dung lượng thay đổi chức logic chọn địa 3.5.2.2 Mạch giải mã đoạn D0 Bộ giải mã nhị phân D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 74154 A0 A1 A2 A3 E1 E2 Vào A Vào điều khiển Lối Hình 3-14 Ký hiệu logic IC 74154 Để hiển thị chữ số hệ đếm phân bất kỳ, ta có thể dùng dụng cụ đoạn Cấu tạo nó hình 3-15 Các đoạn hình thành nhiều loại vật liệu khác nhau, phải có khả hiển thị các điều kiện ánh sáng khác và tốc độ chuyển mạch phải đủ lớn Trong kĩ thuật số, các đoạn thường dùng là LED tinh thể lỏng (LCD) Đối với LED, đoạn là Diode phát quang và có dòng điện qua đủ lớn (5 đến 30 mA) thì đoạn tương ứng sáng Ngoài đoạn sáng chính, LED có thêm Diode để hiển thị dấu phân số cần thiết LED có hai loại chính: LED Anôt chung và Ktốt chung Do đó, logic tín hiệu điều khiển hai loại này là ngược b) Mạch giải mã đoạn Nhiệm vụ ta là phải thiết kế mạch logic liên hợp với lối vào và lối để chuyển mã NBCD thành mã đoạn Sơ đồ khối tổng quát giải mã hình 3-16 Từ hình 3-15 dễ a b f e g c d Hình 3-15 Cấu tạo dụng cụ đoạn sáng D C B A Mạch giải mã đoạn a b c d e f g Hình 3-16 Sơ đồ khối mạch giải mã đoạn sáng 55 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp nhận thấy rằng, đoạn a sáng hiển thị chữ số : 2, 3, 5, 7, 8, Do đó, ta có thể viết: a = ∑ (0,2,3,5,6,7,8,9) Tương tự, ta có: b = ∑ (0,1,2,3,4,7,8,9), c = ∑ (0,1,3,4,5,6,7,8,9), d = ∑ (0,2,3,5,6,8,9), e = ∑ (0,2,6,8), f = ∑ (0,4,5,6,8,9), g = ∑ (2,3,4,5,6,8,9) IC 7447, 74247 (Anốt chung), 7448 (K chung ), 4511 (CMOS) là các IC giải mã từ NBCD sang thập phân theo phương pháp hiển thị đoạn 3.6 BỘ HỢP KÊNH VÀ PHÂN KÊNH 3.6.1 Bộ hợp kênh (MUX-Multiplexer) Định nghĩa: Bộ hợp kênh là mạch có 2n lối vào liệu, n lối vào điều khiển, lối vào chọn mạch và lối Tuỳ theo giá trị n lối vào điều khiển mà lối giá trị lối vào (Xj) Nếu giá trị thập phân n lối vào điều khiển j thì Y = Xj Sơ đồ khối MUX 2n ⇒ (2n lối vào, lối ra) biểu diễn hình 3-17a Phương trình tín hiệu là: Y = X (A n −1 A n − A i A ) + X1 (A n −1 A n − A i A ) + + X 2n −1 (A n −1A n − A i A1A ) En X0 X1 Xj MUX 2n ⇒ X0 X1 Y- Lối Y Xj X2n-1 X2n-1 An-1 An-2 A0 (b) MUX là chuyển mạch điện tử n lối vào điều khiển (a) Sơ đồ khối Hình 3-17 Bộ hợp kênh MUX 2n ⇒ 56 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp Thực chất, MUX là chuyển mạch điện tử dùng các tín hiệu điều khiển (An-1An-2…A0) để điều khiển nối mạch lối với số 2n lối vào (hình 3-17b) Hiện nay, MUX dùng phần tử vạn để xây dựng mạch tổ hợp khác IC 74151 là MUX lối vào liệu - lối Hình 3-18 là ký hiệu logic IC 74151 3.6.2 Bộ phân kênh (DEMUX-DeMultiplexer) Định nghĩa: Bộ phân kênh là mạch có lối vào liệu, n lối vào điều khiển, lối vào chọn mạch và 2n lối Tuỳ theo giá trị n lối vào điều khiển mà lối thứ i (Yi) giá trị lối vào Cụ thể gọi n lối vào điều khiển là An-1An-2…A0 thì Yi = X (An-1An-2…A1A0)2 = (i)10 Sơ đồ khối DEMUX lối vào 2n lối biểu diễn hình 3-19 En Chọn mạch Vào liệu Y D7 E1 E2 Vào cho phép Hình 3-18 Ký hiệu logic IC 74151 X Yj Lối vào X D0 74151 Vào điều khiển Y0 Y1 Y0 Y1 MUX 2n ⇒ A0 A1 A2 Yj Lối vào Y2n-1 Y2n-1 (b) DEMUX là chuyển mạch điện tử An-1 An-2 A0 n lối vào điều khiển (a) Sơ đồ khối Hình 3-19 Bộ phân kênh DEMUX ⇒ 2n Phương trình tín hiệu DEMUX ⇒ 2n : A0 A1 A2 Y0 = X.A n −1 A n − A i A Y1 = X.A n −1 A n − A i A1A D Y2n −1 = X.A n −1.A n − A i A Bộ phân kênh còn gọi là giải mã 2n Tại thời điểm có số 2n lối mức tích cực IC 74138 là DEMUX lối vào liệu - lối Hình 320 là ký hiệu logic IC 74138 E1 E2 74138 Vào điều khiển Vào liệu Y0 Y7 Vào cho phép Hình 3-20 Ký hiệu logic IC 74138 57 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp 3.7 MẠCH CỘNG 3.7.1 Mạch toàn tổng Mạch cộng hay (bộ cộng) là mạch số học nhị phân quan trọng, vì xử lý nhị phân phần lớn các phép tính thực thông qua phép cộng Mạch logic thực phép cộng hai số nhị phân bit có lối nhớ đầu vào gọi là mạch toàn tổng Sơ đồ khối tổng quát mạch toàn tổng biểu diễn hình 3-21 Theo hình 3-21 và nguyên lý cộng hai số nhị phân bit có trọng số bất kỳ, ta có thể lập bảng trạng thái cho mạch toàn tổng Các hàm Si , Ci có dạng: Si = ⊕ bi ⊕ Ci-1 C i = a i b i C i−1 + a i b i C i−1 + a i b i C i −1 Ci-1 0 0 1 1 hay Ci = aibi + (ai ⊕ bi) Ci - Ci-1 Si bi Ci 0 1 0 1 bi 1 1 Si 1 0 Ci 0 1 1 Bảng 3-7 Bảng trạng thái mạch toàn tổng Si Pi G i Pi Ci-1 a) Mạch điện TT Ci Gi bi b) Ký hiệu Hình 3-21 a, b Mạch toàn tổng và ký hiệu Mạch logic thực biểu thức lối tổng và lối nhớ trình bày hình 3-21a và ký hiệu nó là hình 3-21b 3.7.2 Mạch cộng nhị phân song song Ta có thể ghép nhiều cộng hai số nhị bit lại với để thực phép cộng hai số nhị phân nhiều bit Sơ đồ khối cộng trình bày hình 3-22 và gọi là cộng song song S0 Si S2 S1 Bộ toàn tổng CRi CVi bi CR2 Bộ toàn tổng CV1 CR0 CV2 CR1 b2 a2 Bộ toàn tổng Bộ toàn tổng b1 a1 CV0 b0 a0 Hình 3-22 Sơ đồ khối cộng nhị phân song song 58 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp Để giảm bớt mức độ phức tạp mạch, thực tế người ta thường sản xuất tổng bit Muồn cộng nhiều bit, có thể hợp nối tiếp vài tổng bit theo phương pháp nêu trên Một cộng thông dụng là 7483 IC này sản xuất theo hai loại: 7483 và 7483A với logic vào, khác 3.8 MẠCH SO SÁNH Trong các hệ thống số, đặc biệt là máy tính, thường thực việc so sánh hai số Hai số cần so sánh có thể là các số nhị phân, có thể là các ký tự đã mã hoá nhị phân Mạch so sánh có thể hoạt động theo kiểu nối kiểu song song Trong phần này ta nghiên cứu so sánh theo kiểu song song 3.8.1 Bộ so sánh 3.8.1.1 Bộ so sánh bit Xét bit và bi, gọi gi là kết so sánh Từ đó là có bảng trạng thái 4-8 gi = a i bi + a i bi = a i ⊕ bi bi 0 1 gi Hình 3-23 Sơ đồ logic hàm so sánh bit bi 1 gi 0 Bảng 3-8 Bảng trạng thái mạch so sánh 3.8.1.2 Bộ so sánh bit So sánh hai số nhị phân bit A = a3a2a1a0 với B = b3b2b1b0 Vậy hai số A và B a3 = b3, a2 = b2, a1 = b1, a0 = b0 Biểu thức đầu tương ứng là: G = g3 g2 g1 g0 g3 = a ⊕ b3 với g2 = a ⊕ b2 g1 = a ⊕ b1 g0 = a ⊕ b0 4.8.2 Bộ so sánh 4.8.2.1 Bộ so sánh bit f < = a i bi Từ bảng trạng thái 4-9 ta có biểu thức ra: f = = a i ⊕ bi f > = a i bi 59 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp bi 0 1 bi 1 f< 0 f= 0 f< f= f> 0 Bảng 3-9 Bảng trạng thái mạch so sánh f> Hình 3-24 Mạch điện so sánh bit 3.8.2.2 Bộ so sánh bit (So sánh lớn hơn) So sánh hai số nhị phân bit A = a3a2a1a0 với B = b3b2b1b0 Số A lớn số B khi: a3 > b3 a3 = b3 và a2 > b2 a3 = b3 và a2 = b2 và a1 > b1 a3 = b3 và a2 = b2 và a1 = b1 và a0 >b0 Từ đó ta có biểu thức hàm là: f > = a b + a ⊕ b a b + a ⊕ b3 a ⊕ b a1 b1 + a ⊕ b a ⊕ b a1 ⊕ b1 a b a3 b3 a2 b2 f> a1 b1 a0 b0 Hình 3-26 Mạch điện so sánh lớn bit Một so sánh thông dụng là 7485 IC này so sánh số nhị phân bit 3.9 MẠCH TẠO VÀ KIỂM TRA CHẴN LẺ Có nhiều phương pháp mã hoá liệu để phát lỗi và sửa lỗi truyền liệu từ nơi này sang nơi khác Phương pháp đơn giản là thêm bit vào liệu truyền cho số chữ số liệu luôn là chẵn lẻ Bit thêm vào đó gọi là bit chẵn/lẻ Để thực việc truyền liệu theo kiểu đưa thêm bit chẵn, lẻ vào liệu chúng ta phải: - Xây dựng sơ đồ tạo bit chẵn, lẻ để thêm vào n bit liệu 60 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp - Xây dựng sơ đồ kiểm tra hệ xem đó là hệ chẵn hay lẻ với (n + 1) bit đầu vào (n bit liệu, bit chẵn/lẻ) 3.9.1 Mạch tạo bit chẵn/lẻ Gọi bit liệu là d1, d2, d3 và Xe, Xo là bit chẵn, lẻ thêm vào liệu Từ đó lập bảng trạng thái 4-10: d1 0 0 1 1 Vào d2 0 1 0 1 d3 1 1 n bit liệu Ra Xe Xo 1 0 1 0 1 Xo Tạo bit chẵn/lẻ Xe Hình 3-27 Sơ đồ khối mạch tạo bit chẵn/lẻ Bảng 3-10 Bảng trạng thái mạch tạo bit chẵn lẻ Từ bảng trạng thái ta thấy X o = X e hay X e = X o Và biểu thức Xo và Xe là Xo = d1 ⊕ d2 ⊕ d3 X o = X e = d1 ⊕ d ⊕ d 3.9.2 Mạch kiểm tra chẵn/lẻ n bit liệu Fo Kiểm tra hệ chẵn/lẻ Fe Hình 3-28 Sơ đồ khối mạch kiểm tra chẵn/lẻ Bit chẵn lẻ (Xo, Xe) d1 0 0 0 0 1 1 1 1 Vào d2 d3 0 0 1 1 1 1 0 0 1 1 1 1 X 1 1 1 1 Fe 0 1 0 1 0 Ra Fo 1 0 1 0 1 Bảng trạng thái mạch kiểm tra tính chẵn/lẻ hệ cho bảng 3-11 Từ bảng trạng thái ta thấy: - Fe = hệ là chẵn (Fe tính chẵn hệ) - Fo = hệ là lẻ (Fo tính lẻ hệ) Hai hàm này luôn là phủ định Mặt khác tính chất hàm cộng XOR, ta có: - Fo = d1 ⊕ d2 ⊕ d3 ⊕ X - Fo = Fe Bảng 3-11 Bảng trạng thái mạch kiểm tra chẵn /lẻ CuuDuongThanCong.com 61 https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp 3.10 ĐƠN VỊ SỐ HỌC VÀ LOGIC (ALU) Đơn vị số học và logic (Arithmetic – Logic Unit) là thành phần không thể thiếu các máy tính Nó bao gồm khối chính là khối logic và khối số học và khối ghép kênh - Khối logic: Thực các phép tính logic là AND, OR, NOT, XOR - Khối số học: Thực các phép tính số học là: cộng, trừ, tăng 1, giảm Sơ đồ khối đơn vị số học – logic ALU bit mô tả hình 3-29: Thanh ghi A Thanh ghi B 4 M là lối vào chọn Cin phép tính số học hay logic M (Mode) ALU F0, F1 là hai lối vào chọn F0 Chọn chức chức Sau F1 (Phép tính) phép tính số học hay logic 4 thực thì kết Ghi trạng thái ghi lên ghi, ví dụ ghi A Kết này có thể sử dụng để Hình 3-29 Sơ đồ khối ALU bit thực phép tính sau Bộ ALU còn tạo các bit trạng thái chuyển đổi ghi Ví dụ: Carry out: có nhớ; Zero: kết phép tính TÓM TẮT Trong chương này, chúng ta đã giới thiệu mạch logic tổ hợp Mạch tổ hợp các phần tử logic cấu trúc nên Đặc điểm mạch tổ hợp là tín hiệu đầu thời điểm nào phụ thuộc vào tín hiệu đầu vào thời điểm đó mà không liên quan đến trạng thái vốn có mạch Mạch tổ hợp phong phú, ta không thể xem xét hết chương Trọng tâm chúng ta là nắm vững đặc điểm mạch tổ hợp và phương pháp chung thiết kế, phân tích mạch tổ hợp Vì vậy, chúng ta đã giới thiệu cách chọn lọc mã hoá, giải mã, hợp kênh, phân kênh, mạch cộng, trừ, mạch so sánh…trong quá trình đó, ta đã xem xét phương pháp phân tích và thiết kế mạch tổ hợp Khi phân tích mạch tổ hợp đã cho, ta có thể viết hàm logic đầu cho cấp sơ đồ, tiến hành tối thiểu hoá hàm logic đó để biểu thị rõ mối quan hệ đầu với đầu vào Cần lưu ý thêm phải xem xét đến tượng Hazard- là tượng chạy đua mạch logic và cách khắc phục tượng này Việc tối thiểu hoá hàm logic quan trọng Vì việc này làm cho mạch logic đơn giản, kinh tế Chúng ta mong muốn mạch điện càng ít linh kiện càng tốt, số đầu vào mạch cổng không thể quá nhiều 62 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp CÂU HỎI ÔN TẬP Mạch logic tổ hợp là mạch: a Có tín hiệu đầu phụ thuộc vào tín hiệu đầu vào mạch thời điểm xét b Không tín hiệu đầu phụ thuộc vào tín hiệu đầu vào mà còn phụ thuộc vào trạng thái mạch thời điểm xét c Cả hai phương án trên đúng d Không có phương án nào đúng Loại Hazard có mạch lôgic tổ hợp có thể là loại: a Hazard xuất lần và không gặp b Hazard có thể xuất nhiều lần c Hazard có thể chức mạch điện gây d Cả phương án trên đúng Loại Hazard nào mạch logic tổ hợp là loại nguy hiểm nhất? a Hazard tĩnh b Hazard động c Hazard logic d Không có phương án nào đúng Bộ mã hoá ưu tiên là mã hoá cho phép mã hoá khi: a Chỉ có tín hiệu tác động vào b Chỉ hai tín hiệu tác động vào c Có hai tín hiệu trở lên đồng thời tác động vào d Cả phương án trên đúng Bộ giải mã BCD sang thập phân làm nhiệm vụ biến đổi: a đầu vào nhị phân thành đầu thập lục phân (hệ hexa) b đầu vào thập phân thành mã BCD 8-4-2-1 c đầu vào BCD 8-4-2-1 thành đầu thập phân tương ứng d Không có phương án nào đúng Dụng cụ hiển thị 7-đoạn: a có thể thị các ký tự từ đến b có thể thị các ký tự từ A đến F c có thể thị các ký tự từ đến và từ A đến F 63 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp d có thể cấu tạo để thị các ký hiệu số, chữ cái các ký hiệu đặc biệt khác Dụng cụ hiển thị 7-đoạn Anốt chung: a biểu diễn Anốt đơn bên b biểu diễn bảy đèn LED riêng lẻ c biểu diễn catốt đơn bên d không có phương án nào đúng Bộ hợp kênh có khả năng: a nối lối vào mạch với lối nhóm các lối b nối đồng thời lối vào mạch với nhiều lối nhóm các lối c nối lối vào nhóm các lối vào với lối d nối đồng thời nhiều lối vào với lối Bộ phân kênh có khả năng: a nối lối vào mạch với lối nhóm các lối b nối đồng thời lối vào mạch với nhiều lối nhóm các lối c nối lối vào nhóm các lối vào với lối d nối đồng thời nhiều lối vào với lối 10 Mạch minh hoạ hình 3-29 là: a cặp giải mã (a)/ mã hóa (b) b cặp mã hoá (a)/ giải mã (b) c cặp hợp kênh (a)/phân kênh (b) d cặp phân kênh (a)/hợp kênh (b) ĐẦU RA DỮ LIỆU ĐẦU VÀO DỮ LIỆU (a) (b) Hình 3-29 11 IC hình 3-29(a) gọi là: 64 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp a hợp kênh vào - b phân kênh vào – c hợp kênh 1vào – d phân kênh 1vào – 12 IC hình 3-29(b) gọi là: a hợp kênh vào – b phân kênh vào – c hợp kênh vào – d phân kênh vào – 13 Thuật ngữ parity (tính chẵn lẻ): a dùng để kích thước đường liệu hệ thống b có thể dùng cho các hệ thống 8-bit c liên quan đến quá trình kiểm tra lỗi d dùng cho ghi dịch 14 Nếu tạo bit chẵn lẻ nhận bit kiểm tra parity chẵn, nó yêu cầu nhận: a liệu parity chẵn b liệu parity lẻ c hai trường hợp trên d Không phải hai trường hợp trên 15 Khi ghép cộng số nhị phân bit có thể : a Cộng thành các số bit b Cộng thành các số bit c Tạo tổng bit d Tạo số bit khác 16 Lối tổng cộng có là thực cộng : a Tất bit số nhị phân b cặp bit c Bit nhớ d với bit trước đó 17 Nếu lối A>B so sánh kích hoạt, thì: a Giá trị số A lớn giá trị số B b Cả hai số lối vào có giá trị giống 65 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 3: Mạch logic tổ hợp c Giá trị số A nhỏ giá trị số B d Giá trị số B lớn giá trị số A 18 Nếu lối A=B so sánh kích hoạt, thì: a Giá trị số A lớn giá trị số B b Cả hai số lối vào có giá trị giống c Giá trị số A nhỏ giá trị số B d Giá trị số B lớn giá trị số A 19 Nếu lối A<B so sánh kích hoạt, thì: a Giá trị số A lớn giá trị số B b Cả hai số lối vào có giá trị giống c Giá trị số A nhỏ giá trị số B d Giá trị số B nhỏ giá trị số A 20 Một ALU có chứa: a Một khối số học b Một khối logic c Một khối so sánh d Một khối số học và khối logic 66 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic CHƯƠNG 4: MẠCH LOGIC TUẦN TỰ GIỚI THIỆU Chúng ta đã nghiên cứu phép phân tích và thiết kế các mạch logic tổ hợp Mặc dù qua trọng nó là phần các hệ thống kỹ thuật số Một phần qua trọng các hệ thống kỹ thuật số khác là phân tích và thiết kế mạch Tuy nhiên việc thiết kế các mạch lại phụ thuộc vào việc thiết kế mạch tổ hợp đã đề cập chương Có nhiều ứng dụng mà đầu số phải tạo để phù hợp với nhận các tín hiệu vào Yêu cầu này không thể thoả mãn việc sử dụng hệ thống logic tổ hợp Những ứng dụng này yêu cầu đầu không phụ thuộc vào các điều kiện đầu vào có mà còn phụ thuộc vào lịch sử các đầu vào Lịch sử cung cấp cách phản hồi từ đầu lại đầu vào Mạch logic không phụ thuộc vào trạng thái các lối vào và còn phụ thuộc vào trạng thái nó Mạch chia làm hai loại chính là mạch không đồng và mạch đồng Trong phần này chúng ta giới thiệu các phần tử nhớ mạch Cách phân tích và thiết kế mạch đơn giản và phức tạp NỘI DUNG 4.1 KHÁI NIỆM CHUNG VÀ MÔ HÌNH TOÁN HỌC 4.1.1 Khái niệm chung Trong chương này, chúng ta nói đến hệ thống số gọi là mạch logic (hay còn gọi là mạch dãy - Sequential Circuit) Hoạt động hệ này có tính chất nhau, tức là trạng thái hoạt động mạch điện không phụ thuộc trực tiếp lối vào mà còn phụ thuộc vào trạng thái bên trước đó chính nó Nói cách khác các hệ thống này làm việc theo nguyên tắc có nhớ 4.1.2 Mô hình toán học x1 x2 Mạch là mạch bao gồm mạch x i logic tổ hợp và mạch nhớ Mạch nhớ là các trigơ Đối với mạch tuần tự, đáp ứng hệ thống mạch điện không phụ thuộc trực Q1 tiếp vào tín hiệu vào (X) mà còn phụ thuộc vào trạng thái nội (Q) nó Có thể mô tả sơ đồ khối tổng quát mạch z1 z2 Mạch tổ hợp Ql zj W1 Wk Mạch nhớ Hình 4-1 Sơ đồ khối mạch 67 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Ở đây: X - tập tín hiệu vào Q - tập trạng thái trước đó mạch W - hàm kích Z - các hàm Hoạt động mạch mô tả mối quan hệ toán học sau: Z = f(Q, X) Trong phương trình toán học mạch ta thấy có hai thông tin Đó là thông tin trạng thái mạch và thông tin tín hiệu mạch Hai thông tin này cùng phụ thuộc đồng thời vào trạng thái bên trước đó mạch (Q) và tín hiệu tác động vào (X) nó Ta có thể viết lại biểu thức trên sau: Z = f (Q(n), X) Q (n +1) = f (Q(n), X) Trong đó: Q(n +1): là trạng thái mạch Q(n): là trạng thái bên trước đó Để tiện cho việc nghiên cứu ta ký hiệu Q(n +1) là Q , Q(n) là Q k Để hiểu rõ mạch ta xét các phần tử có mạch Như ta đã biết mạch logic tổ hợp đã xét chương Bây ta tìm hiểu mạch nhớ, mà phần tử nhớ chính là các trigơ 4.2 PHẦN TỬ NHỚ CỦA MẠCH TUẦN TỰ 4.2.1 Các loại Trigơ Định nghĩa: Trigơ là phần tử có khả lưu trữ (nhớ) hai trạng thái và Trigơ có từ đến vài lối điều khiển, có hai lối luôn luôn ngược là Q và Q Tuỳ loại trigơ có thể có thêm các lối vào lập (PRESET) và lối vào xoá (CLEAR) Ngoài ra, trigơ còn có lối vào đồng (CLOCK) Hình 4-2 là sơ đồ khối tổng quát trigơ Phân loại: PR Q Các lối vào điều khiển TRIGƠ Clock Q CLR Hình 4-2 Sơ đồ tổng quát Trigơ ♦ Theo chức làm việc của các lối vào điều khiển: thường sử dụng loại trigơ lối vào trigơ D, T; loại hai lối vào trigơ RS, trigơ JK ♦ Theo phương thức hoạt động thi ta có hai loại: trigơ đồng và trigơ không đồng Trong loại trigơ đồng lại chia làm hai loại: trigơ thường và trigơ chính - phụ (Master- Slave) Sơ đồ khối phân loại trigơ cho hình 4-3 68 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic TRIGƠ TRIGƠ D TRIGƠ T TRIGƠ RS ĐỒNG BỘ KHÔNG ĐỒNG TRIGƠ JK CHÍNH - PHỤ LOẠI THƯỜNG Hình 4-3 2.1.1 Trigơ RS Trigơ RS là loại có hai lối vào điều khiển S, R Chân S gọi là lối vào "lập" (SET) và R gọi là lối vào "xoá" (RESET) S Q S Clock R Q >C R Q Q a) b) Hình 4-4 Sơ đồ ký hiệu trigơ RS Hình 4-4 là ký hiệu trigơ RS các sơ đồ logic (hình a là sơ đồ trigơ RS không đồng bộ, hình b là sơ đồ trigơ RS đồng bộ) Hình 4-5 là sơ đồ nguyên lý trigơ RS và RS đồng Trạng thái đầu Q phụ thuộc vào các tín hiệu logic hai lối vào điều khiển S, R theo bảng trạng thái 5-1 và 5-2 : S R Qk Mod hoạt động C S R Qk Mod hoạt động 0 Q Nhớ x x Q Nhớ Xoá 0 Q Nhớ 1 Lập 1 Xoá 1 x Cấm 1 Lập 1 x Cấm Bảng 4-1 Bảng trạng thái trigơ RS Bảng 4-2 Bảng trạng thái trigơ RS đồng cổng NAND Trong bảng, ký hiệu Qk là giá trị lối Q thời điểm kế tiếp, Q là giá trị thời điểm R S Q Q S R S Q ⎯Q S Q C Hình 4-5 Sơ đồ nguyên lý trigơ RS và RS đồng ⎯Q R CuuDuongThanCong.com 69 R https://fb.com/tailieudientucntt Chương 4: Mạch logic Ta thấy S = 1, R = thì Qk = 1; S = 0, R = thì Qk = Đây chính là hai điều kiện điều khiển lối vào khiến cho lối trigơ có thể lật trạng thái S và R là các lối vào điều khiển Trường hợp S = 0, R = thì Qk = Q, điều này có nghĩa là không có tín hiệu điều khiển thì trigơ giữ nguyên trạng thái vốn có nó Cuối cùng S = R = thì lối Qk và Q k có giá trị (có thể là 1, có thể là 0) nên ta nói trạng thái trigơ là không xác định hay gọi là trạng thái cấm Vậy, không sử dụng trường hợp này 2.1.2 Trigơ JK Trigơ JK là loại trigơ có hai lối vào điều khiển J, K Trigơ này có ưu điểm trigơ RS là không còn tồn tổ hợp cấm các đường hồi tiếp từ Q chân R và từ Q S Tuy nhiên, điểm đặc biệt là trigơ JK còn có thêm đầu vào đồng C Trigơ có thể lập hay xoá khoảng thời gian ứng với sườn âm sườn dương xung đồng C Ta nói, trigơ RS thuộc loại đồng Sự hoạt động trigơ JK trình bày bảng trạng thái 5-2 C J K Qk x x Q Nhớ (đối với loại trigơ JK dùng cổng NAND) x x Q Nhớ (đối với loại trigơ JK dùng cổng NOR) Ck 0 Q Nhớ Ck Xoá Ck 1 Lập Ck 1 Q Thay đổi trạng thái theo xung nhịp Mod hoạt động Bảng 4-3 Bảng trạng thái trigơ JK đồng J Q J J Q C C ⎯Q C ⎯Q K Q K ⎯Q K Hình 4-6 Sơ đồ nguyên lý và ký hiệu trigơ JK đồng Sơ đồ nguyên lý và sơ đồ ký hiệu trigơ JK trình bày hình 4-6 2.1.3 Trigơ D D Q C D Q C ⎯Q ⎯Q Hình 4-7 Sơ đồ nguyên lý và ký hiệu trigơ D đồng 70 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Trigơ D là loại trigơ có lối vào điều khiển D Tín hiệu lối vào điều khiển truyền tới lối Q (Qk = D) xuất xung nhịp C Trigơ D thường dùng làm ghi dịch liệu hay chốt liệu Sơ đồ nguyên lý và sơ đồ ký hiệu trigơ D biểu diễn hình 4-7 2.1.4 Trigơ T Trigơ T là loại trigơ có môt lối vào điều khiển T Mỗi có xung tới lối vào T thì lối Q thay đổi trạng thái K T Q Bảng 4-3 là bảng trạng thái trigơ T Q Sơ đồ nguyên lý và ký hiệu trigơ T biểu diễn hình 4-8 ⎯Q T T Qk Q Bảng 4-4 Bảng trạng thái trigơ T C ⎯Q Q Hình 4-8 Sơ đồ nguyên lý và ký hiệu trigơ T ♦ Nhận xét: Từ các bảng trạng thái các trigơ trên ta thấy rằng: Các trigơ D và RS có thể làm việc chế độ không đồng vì tập tín hiệu vào điều khiển D, RS luôn luôn tồn ít trạng thái ổn định Trạng thái ổn định là trạng thái thoả mãn điều kiện Qk = Q Còn trigơ T và trigơ JK không thể làm việc chế độ không đồng vì mạch rơi vào trạng thái dao động tập tín hiệu vào là ‘11’ trigơ JK là ‘1’ trigơ T Như vậy, trigơ D, trigơ RS có thể làm việc hai chế độ: đồng và không đồng còn trigơ T và trigơ JK có thể làm việc chế độ đồng 2.1.5 Các loại trigơ Chính- Phụ (MS-Master- Slave) Do các loại trigơ đồng trên hoạt động sườn dương hay sườn âm xung nhịp nên làm việc tần số cao thì lối Q không đáp ứng kịp với thay đổi xung nhịp, dẫn đến mạch hoạt động tình trạng không tin cậy Loại trigơ MS khắc phục nhược điểm này Lối trigơ MS thay đổi sườn dương và sườn âm xung nhịp, nên cấu trúc nó gồm trigơ giống cực tính điều khiển xung Clock thì ngược để đảm bảo cho sườn xung có trigơ hoạt động Về nguyên tắc hoạt động loại trigơ MS (RS-MS, JK-MS, D-MS, T-MS) hoàn toàn giống các loại trigơ thông thường (RS, JK, D, T) Cấu trúc chung trigơ MS minh hoạ hình 4-9 > TRIGƠ > TRIGƠ M S Hình 4-9 Cấu trúc trigơ MS 71 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic 4.2.2 Chuyển đổi các loại trigơ Có loại trigơ đã giới thiệu là trigơ RS, JK, D và T Trên thực tế có trigơ loại này lại sử dụng trigơ loại khác Nội dung phần này là xây dựng các trigơ yêu cầu từ các trigơ cho trước Với loại trigơ trên thì có 12 khả chuyển đổi sang D RS JK Hình 4-10 Các khả chuyển đổi các loại trigơ T Phương pháp chuyển đổi các loại trigơ Một các phương pháp để xây dựng trigơ loại X từ loại Y cho trước cho sơ đồ khối hình 4-11 Các lối vào X là các lối vào trigơ loại X cần thiết kế Lối mạch logic là các lối vào trigơ Y cho trước Như vậy, bài toán chuyển đổi từ trigơ loại Y sang trigơ loại X là xây dựng mạch tổ hợp có các đầu vào là X và Q; các lối là Y biểu diễn hệ hàm: Y = f (X, Q) Để thực chuyển đổi trigơ loại Y sang loại X cần thực các bước sau: ♦ Xác định hệ hàm Y = f (X, Q) theo bảng hàm kích ♦ Tối thiểu hoá các hàm này và xây dựng các sơ đồ X Mạch logic tổ hợp Y Q Trigơ loại Y Hình 4-11 Sơ đồ khối trigơ loại X Q Bảng hàm kích các loại trigơ cho Bảng 4-5 72 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Q Qk RS JK D T 0 X0 0X 0 01 1X 1 10 X1 1 0X X0 Bảng 4-5 Bảng hàm kích các loại trigơ Sau đây ta xét số ví dụ xây dựng các trigơ từ các trigơ cho trước thường hay sử dụng thực tế Ví dụ: Chuyển đổi từ trigơ RS sang trigơ JK Ta cần phải thiết kế mạch logic tổ hợp các hàm logic: R = f1 (Q, J, K) S = f2 (Q, J, K) Từ bảng hàm kích thích trên ta thu bảng Karnaugh (Bảng 4-6) cho S và R với các biến vào là Q, J, K JK Q 00 X 01 0 11 JK Q 10 X 00 X 01 X 11 10 0 R = KQ S = JQ Bảng 4-6 Bảng tính S và R Mạch thực chuyển đổi cho hình 4-12 K J R S Q Q Hình 4-12 Trigơ JK xây dựng từ trigơ RS Tương tự ta có thể làm các chuyển đổi khác 4.3 PHƯƠNG PHÁP MÔ TẢ MẠCH TUẦN TỰ Thiết bị thiết kế phải mô tả lời hay số hình thức khác Công việc đầu tiên người thiết kế là phải phiên dịch các kiện đó thành hình thức mô tả hoạt động thiết bị cần phải thiết kế cách trung thực và Nói cách khác là phải hình thức hoá dưc liệu ban đầu Có hai cách hình thức hoá thường dùng đó là dùng bảng và đồ hình trạng thái 73 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic 4.3.1 Bảng 4.3.1.1 Bảng chuyển đổi trạng thái Bảng chuyển đổi trạng thái bao gồm các hàng và các cột, các hàng ghi các trạng thái trong, các cột ghi các giá trị tín hiệu vào Các ô ghi giá trị các trạng thái mà mạch chuyển đến ứng với các giá trị hàng và cột Bảng chuyển đổi trạng thái mô tả Bảng 4-6 Tín hiệu vào V V1 V2 …… Vn Trạng thái Qk S S1 Trạng thái S2 : : Sn Bảng 4-6 Bảng chuyển đổi trạng thái 4.3.1.2 Bảng tín hiệu Các hàng bảng ghi các trạng thái trong, các cột ghi các tín hiệu vào Các ô ghi giá trị tín hiệu tương ứng Bảng tín hiệu mô tả Bảng 4-7 V V1 S Trạng thái Tín hiệu vào V2 …… Vn Tín hiệu - R S1 S2 : : Sn Bảng 4-7 Bảng tín hiệu Có thể gộp hai bảng chuyển đổi trạng thái và bảng tín hiệu thành bảng chung gọi là bảng chuyển đổi trạng thái / Lúc đó trên các ô ghi các giá trị trạng thái và tín hiệu (Sk / R) tương ứng với trạng thái và tín hiệu vào Bảng chuyển đổi trạng thái và tín hiệu mô tả Bảng 4-8 Tín hiệu vào V V1 V2 …… Vn S 4.3.2 Đồ hình trạng thái Trạng thái 74 CuuDuongThanCong.com S1 S2 : : Sn Bảng 4-8 Bảng chuyển đổi trạng thái và tín hiệu https://fb.com/tailieudientucntt Trạng thái Sk và Tín hiệu R Chương 4: Mạch logic Đồ hình trạng thái là hình vẽ phản ánh quy luật chuyển đổi trạng thái và tình trạng các giá trị lối vào và lối tương ứng mạch Đồ hình trạng thái là đồ hình có hướng gồm hai tập: M - Tập các đỉnh và K - Tập các cung có hướng a) Đối với mô hình Mealy thực ánh xạ Tập các trạng thái là tập các đỉnh M; Tập các tín hiệu vào / là tập các cung K Trên cung có hướng từ trạng thái Si đến trạng thái Sj ghi tín hiệu vào/ra tương ứng b) Đối với mô hình Moore Vì tín hiệu phụ thuộc vào trạng thái mạch mà không phụ thuộc vào tín hiệu vào cho nên thực ánh xạ: Tập các trạng thái trong, tín hiệu là tập các đỉnh M Tập các tín hiệu vào là tập các cung K 4.4 CÁC BƯỚC THIẾT KẾ MẠCH TUẦN TỰ Quá trình thiết kế mạch mô tả theo lưu đồ sau ♦ Bài toán ban đầu: Nhiệm vụ thiết kế mô tả ngôn ngữ lưu đồ thuật toán ♦ Hình thức hoá: Từ các kiện đề bài cho mà ta mô tả hoạt động mạch cách hình thức hoá kiện ban đầu dạng bảng trạng thái, bảng hay đồ hình trạng thái Sau đó rút gọn các trạng thái mạch để có số trạng thái ít ♦ ♦ Mã hoá trạng thái: Mã hoá tín hiệu vào ra, trạng thái để nhận mã nhị phân (hoặc có thể là các loại mã khác) có tập tín hiệu vào là X, tập tín hiệu là Y, tập các trạng thái là Q Bài toán ban đầu Hình thức hoá Mã hoá trạng thái Hệ hàm mạch Hệ hàm mạch: Xác định hệ phương trình logic mạch và tối thiểu hoá các phương trình này Nếu Sơ đồ mạch thiết kế cần dùng các trigơ và mạch tổ hợp thì tuỳ theo yêu cầu mà ta viết hệ phương trình Hình 4-13 Các bước thiết cho các lối vào kích cho loại trigơ đó kế mạch ♦ Xây dựng sơ đồ: Từ hệ phương trình mạch đã viết ta xây dựng mạch điện thực 4.4.1 Thiết kế mạch từ đồ hình trạng thái Giả thiết: Cho đồ hình trạng thái mạch có tập tín hiệu vào V, tập tín hiệu R, tập trạng thái S (chưa mã hoá nhị phân) 75 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Xác định: Hệ phương trình nhị phân mạch (đã tối thiểu hoá) Trên sở đó vẽ mạch điện 4.4.1.1 Các bước thiết kế ♦ Mã hoá tín hiệu vào V, tín hiệu R, trạng thái S để chuyển thành mạch dạng nhị phân có các tập tín hiệu vào X, tín hiệu Y, trạng thái Q ♦ Xác định hệ phương trình tín hiệu ra: Yi = fi (X, Q) Phương trình này xác định trên các cung với mô hình kiểu Mealy, trên các đỉnh với mô hình kiểu Moore Tối thiểu các hàm này ♦ Xác định hệ phương trình hàm kích cho các trigơ và tối thiểu hoá nó Sau đây giới thiệu thuật toán xác định phương trình lối vào kích cho các trigơ từ đồ hình trạng thái Đối với trigơ Qi thay đổi trạng thái từ Qi đến Qki có thể có khả hình 4-16 Qi = 0 Qi = 1 Hình 4-14 Các cung biểu diễn thay đổi trạng thái từ Qi đến Qki trigơ Qi Trong đó các cung biểu diễn thay đổi từ Qi đến Qki ký hiệu sau: → là (0), → (là 1), → là (2), → là (3) Từ quy ước có thuật toán sau: a.Thuật toán xác định phương trình lối vào kích cho trigơ Qi loại D Phương trình đặc trưng trigơ D : Qki = Di Từ đó ta rút Di = Qki = tuyển tất các cung tới đỉnh có Qi = = ∑ các cung loại (2), kể khuyên đỉnh đó tức là cung loại = ∑ (1) và (2) Tối thiểu hoá hàm Di vừa tìm rút phương trình lối vào kích cho trigơ loại D b.Thuật toán xác định phương trình lối vào kích cho trigơ T Phương trình đặc trưng trigơ T: Qki = Ti ⊕ Qi ⇒ Ti = Qi ⊕ Qki = Q'i Trong đó Q'I Qi thay đổi trạng thái từ ⇒ từ ⇒ 0, ta làm sau: - Điền thay đổi giá trị Qi vào các cung - Ti = Q'I = ∑ các cung có Qi thay đổi (cung loại 2, loại 3) = ∑ (2) và (3) Tối thiểu hoá hàm Ti vừa tìm rút phương trình kích cho trigơ T 76 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic c.Thuật toán xác định phương trình lối vào kích cho trigơ JK Phương trình đặc trưng trigơ JK: Q ik = J Q i + K Q i Xác định: Ton = ∑ các cung mà Qi bật (Qi thay đổi từ ⇒ - cung loại 2) = ∑ (2) Đưa phương trình Ton dạng: Ton = ( T* ) Q i ⇒ rút J = T* Toff = ∑ các cung mà Qi tắt (Qi thay đổi từ ⇒ - cung loại 3) = ∑ (3) Đưa phương trình Toff dạng: Toff = ( T** ) Q i ⇒ rút K = T** d.Thuật toán xác định phương trình lối vào kích cho trigơ RS Phương trình lối vào S trigơ RS xác định sau: S = Ton + [Các cung loại (1)] R = Toff + [Các cung loại (0)] Các cung loại (1), các cung loại (0) để dấu [ ] biểu thức S, R lấy giá trị không xác định Những giá trị này và trạng thái không sử dụng dùng để tối thiểu hoá cho biểu thức nhận là tối giản 4.4.1.2 Ví dụ Để minh hoạ,xét ví dụ sau: Thiết kế đếm đồng có Mđ = với đồ hình trạng thái và mã hoá trạng thái hình 4-17 , dùng Q2Q3 Q1 00 0 01 11 10 x x x Q'1 100 b) Bảng mã hoá trạng thái Hình 4-15 000 Q'3 Q'1Q'2Q'3 011 001 Q'2Q'3 Q'3 010 a) Đồ hình trạng thái a) Trigơ D và các mạch AND b) Trigơ T và các mạch AND 77 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic c) Trigơ JK và các mạch AND d) Trigơ RS và các mạch AND Bộ đếm M =5 nên có trạng thái 0, 1, 2, 3, Để đơn giản, trên đồ hình ta không ghi các tín hiệu vào đếm và tín hiệu Tín hiệu đếm xuất đếm trạng thái và có tín hiệu vào đếm, lúc đó đếm quay trở trạng thái ban đầu và cho tín hiệu Mạch có trạng thái và mã hoá ít biến nhị phân tương ứng với trigơ: Q1, Q2 Q3 trên bảng mã hoá trạng thái hình 4-17b Điền mã tương ứng vào các trạng thái trên đồ hình 4-17a Từ đó ta viết phương trình cho tín hiệu Y: Y = Q1 Q Q Xđ Sử dụng các trạng thái tuỳ chọn để tối thiểu hoá, từ đó ta nhận kết Y = Q1 Xđ Bây ta xác định các phương trình kích cho các trigơ : a) Trigơ D Nhìn vào đồ hình trạng thái ta thấy: Q1 = đỉnh (4), Q2 = đỉnh (2), (3), Q2 = đỉnh (1), (3) D1 = ∑ Các cung đến đỉnh (4) = (3) = Q1 Q Q D2 = ∑ Các cung đến đỉnh (2), (3) = (1) + (2) = Q1 Q Q + Q1 Q Q D3 = ∑ Các cung đến đỉnh (1), (3) = (0) + (2) = Q1 Q Q + Q1 Q Q Q2Q3 Q1 00 01 11 Q2Q3 Q1 00 10 1 x x x Q2Q3 Q1 00 1 x 11 10 x x D2 = Q Q + Q Q = Q ⊕ Q D1 = Q2Q3 01 01 11 10 1 x x D3 = Q1 Q x Bảng 4-9 Bảng tìm hàm kích Dùng bảng Karnaugh 5-9 ta thu kết D1 = Q2Q3 D2 = Q Q + Q Q = Q ⊕ Q 78 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic D3 = Q1 Q b) Xác định phương trình kích cho Trigơ T Điền thay đổi giá trị Qi (Qi) vào các cung Khi mạch đếm từ trạng thái (0) ⇒ (1) (nghĩa là từ 000 ⇒ 001) thì Q3 thay đổi từ ⇒ nên ta ghi Q3 lên cung đó Khi mạch chuyển từ trạng thái (1) ⇒ (2) (tương ứng từ 001 ⇒ 010): Q1 không thay đổi trạng thái (= 0), Q2 thay đổi từ ⇒ và Q3 thay đổi từ ⇒ 0, nên ta ghi Q2Q3 lên cung từ (1) ⇒ (2) Tương tự ta có: T1 = Q1 = ∑ các cung có Q1 thay đổi = (3) + (4) = Q1 Q Q + Q1 Q Q T2 = Q2 = ∑ các cung có Q2 thay đổi = (1) + (3) = Q1 Q Q + Q1 Q Q T3 = Q3 = ∑ các cung có Q3 thay đổi = (0) + (1) + (2) + (3) = Q1 Q Q + Q1 Q Q + Q1 Q Q + Q1 Q Q Q2Q3 Q1 Q2Q3 00 01 11 10 Q1 1 x x x 00 01 11 1 x x 10 x T2 = Q3 T1 = Q1 + Q2Q3 Q2Q3 Q1 00 01 11 10 1 1 x x x Bảng 4-10 T3 = Q1 Lập bảng Karnaugh 5-10 cho các hàm trên ta thu kết quả: T1 = Q1 + Q2Q3 T2 = Q3 T3 = Q1 c) Xác định phương trình kích cho Trigơ JK Chú ý viết các biểu thức Ton, Toff trigơ thứ I ta cần phải đơn giản các biểu thức đó và đưa dạng: Ton = ( T* ) Q i ⇒ rút Ji = T* Toff = ( T** ) Q i ⇒ rút Ki = T** Viết các biểu thức Ton, Toff cho các trigơ và từ đó xác định phương trình kích cho các trigơ sau: 79 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Ton1 = ∑ Các cung mà Q1 bật (Chuyển từ ⇒ 1) = (3) = Q1 Q Q Toff1 = ∑ Các cung mà Q1 tắt (Chuyển từ ⇒ 0) = (4) = Q1 Q Q Ton2 = ∑ Các cung mà Q2 bật (Chuyển từ ⇒ 1) = (1) = Q1 Q Q Toff2 = ∑ Các cung mà Q2 tắt (Chuyển từ ⇒ 0) = (3) = Q1 Q Q Ton3 = ∑ Các cung mà Q3 bật (Chuyển từ ⇒ 1) = (0) + (2) = Q1 Q Toff3 = ∑ Các cung mà Q3 tắt (Chuyển từ ⇒ 0) = (1) + (3) = Q1 Q Biểu diễn các hàm này trên bảng Karnaugh, sử dụng các trạng thái tuỳ chọn để tối thiểu hoá Các trạng thái tuỳ chọn bao gồm số không nằm phạm vi đếm 5, 6, Ngoài còn số trạng thái khác tuỳ vào bảng Ví dụ, bảng tính J1 giá trị tuỳ chọn ngoài số trên còn thêm ô có giá trị Q1 = 1, bảng tính K1 có thêm các ô có giá trị Q1 = 0, tương tự với các bảng còn lại Q2Q3 Q1 Q2Q3 00 01 11 10 x x x x Q1 00 01 11 10 x x x x 1 x x x 10 J1 = Q2Q3 K1 = Q2Q3 Q2Q3 Q1 00 01 11 x x x 10 x Q1 00 01 11 x x 1 x x x x K = Q3 J2 = Q Q2Q3 Q2Q3 Q1 00 01 11 10 Q1 00 01 11 10 x x x 1 x x x x x x x x J3 = Q1 K3 = Bảng 4-11 Bảng tìm hàm kích Ta thu kết từ Bảng 4-11 sau: J1 = Q2Q3; K1 = J2 = Q3; K2 = Q3 J3 = Q1 ; K3 = d) Xác định phương trình kích cho Trigơ RS 80 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic S1 = Ton1 + [Các cung loại (1)] = (3) + [φ] R1 = Toff1 + [Các cung loại (0)] = (4) + [(0), (1), (2)] S2 = Ton2 + [Các cung loại (1)] = (1) + [(2)] R2 = Toff2 + [Các cung loại (0)] = (3) + [(0), (4)] S3 = Ton3 + [Các cung loại (1)] = (0) + (2) + [φ] R3 = Toff3 + [Các cung loại (0)] = (1) + (3) + [(4)] Biểu diễn các hàm này trên bảng Karnaugh và tối thiểu hoá chúng Q2Q3 Q1 Q2Q3 00 01 11 10 1 x x x S1 = Q2Q3 00 01 x x 1 x 11 10 x x x R1 = Q1 R1 = Q R1 = Q Q2Q3 Q 2Q Q1 Q1 00 01 1 x 11 x 10 Q1 00 x x x x 01 11 10 x x x 01 11 10 1 x x R2 = Q2 Q3 S2 = Q Q Q2Q3 Q2Q3 Q1 00 01 x 11 x 10 Q1 x 00 x x R3 = Q Q3 S3 = Q1 Q Bảng 4-12 Bảng tìm hàm kích Sau rút gọn từ Bảng 4-12 ta thu kết sau: S1 = Q2Q3 ; R1 = Q1 R1 = Q R1 = Q S2 = Q Q3 ; R2 = Q2 Q3 S3 = Q1 Q ; R3 = Q Q3 4.4.2 Thiết kế mạch từ bảng Giả thiết: Cho bảng chuyển đổi trạng thái, bảng mạch (chưa mã hoá nhị phân) Xác định: Hệ phương trình nhị phân mạch vào gồm hệ hàm ra, hệ hàm kích cho các trigơ Trên sở đó vẽ sơ đồ mạch Các bước thực hiện: 81 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic ♦ Mã hoá tín hiệu vào V, tín hiệu R, trạng thái mạch S để chuyển mạch ban đầu thành mạch nhị phân có tập tín hiệu vào X, tập tín hiệu Y, tập trạng thái Q ♦ Lập bảng chuyển đổi trạng thái, bảng mạch nhị phân ứng với mã hoá trên ♦ Dựa vào bảng các lối vào kích các trigơ xác định các lối vào kích cho các trigơ ứng với chuyển đổi bảng trạng thái ♦ Viết phương trình lối vào kích cho Qi trigơ và các hàm tối thiểu các hàm này Trên sở đó xây dựng mạch điện Ví dụ: Thiết kế đếm có Kđ = 5, đồ hình trạng thái cho hình 4- 15a Từ đó lập bảng chuyển đổi trạng thái hình 4- 16a, mã hoá trạng thái hình 4-16b Dựa vào hai bảng này và vào bảng hàm kích thích cho trigơ hình 4- 16c ta lập bảng hình 416d Từ đó xác định các phương trình các lối vào kích cho các loại trigơ Bảng Karnaugh và kết tối giản giống mục 5.4.1.2 S Sk Q2Q3 Q Qk D T RS JK Q1 00 01 11 10 0 0 X0 0X 0 1 01 1X x x x 0 10 X1 1 1 0X X0 b) Bảng mã hoá trạng thái a) Bảng chuyển đổi trạng thái c) Bảng hàm kích cho các trigơ Q1 Q2 Q3 Qk Qk2 Qk3 D1 D2 D3 T1 T2 T3 R1S1 R2S2 R2S3 J1K1 J2K2 J3K3 0 0 0 0 X0 X0 01 0X 0X 1X 0 1 0 0 1 X0 01 10 0X 1X X1 0 1 1 0 X0 0X 01 0X X0 1X 1 0 0 1 01 10 10 1X X1 X1 0 0 0 0 0 10 X0 X0 X1 0X 0X 1 X X X X X X X X X XX XX XX XX XX XX 1 X X X X X X X X X XX XX XX XX XX XX 1 X X X X X X X X X XX XX XX XX XX XX d) Bảng trạng thái nhị phân và đầu vào kích cho các loại trigơ Hình 4-16 (a), (b), (c), (d) : Các bước thiết kế mạch 4.5 MẠCH TUẦN TỰ ĐỒNG BỘ Phần này trình bày phương pháp để phân tích và thiết kế mạch đồng Mạch đồng là mạch số bao gồm các mạch tổ hợp và các phần tử nhớ (trigơ), hoạt động mạch đồng xung nhịp C Trên thực tế để giảm nhỏ công suất tiêu thụ, thời gian trễ và các mạch thực đơn giản, người ta thường thiết kế sơ đồ sử dụng các trigơ JK và các mạch NAND 82 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Để nắm vững các vấn đề thiết kế mạch đồng bộ, trước hết ta phân tích mạch 4.5.1 Phân tích mạch đồng 4.5.1 Các bước phân tích mạch đồng Bài toán phân tích là bài toán xác định chức mạch cho trước Khi tiến hành phân tích cần tuân theo các bước sau: - Sơ đồ mạch: Từ sơ đồ cho trước cần xác định chức phần tử sơ đồ, mối quan hệ các phần tử đó - Xác định các đầu vào và ra, số trạng thái mạch: Coi mạch hộp đen cần phải xác định các đầu vào và mạch, đặc điểm các đầu vào, đầu Để xác định số trạng thái mạch cần phải xác định xem mạch xây dựng từ bao nhiêu phần tử nhớ (trigơ JK) từ đó xác định số trạng thái có thể có mạch Gọi số trigơ là n thì số trạng thái có thể có mạch là 2n - Xác định phương trình hàm ra, phương trình hàm kích các trigơ - Lập bảng trạng thái, bảng nhị phân là bảng biểu diễn mối quan hệ trạng thái kế tiếp, tín hiệu nhị phân với trạng thái và các tín hiệu vào tương ứng Dựa vào phương trình đặc trưng trigơ xác định trạng thái và tín hiệu tương ứng với tín hiệu vào và trạng thái mạch - Đồ hình trạng thái: Từ bảng trạng thái xây dựng đồ hình trạng thái và tín hiệu mạch - Chức mạch: Dựa vào đồ hình trạng thái xác định chức mạch 4.5.1.2 Ví dụ Phân tích mạch đồng có sơ đồ biểu diễn hình 4- 17a Q1 Q0 J0 Q > > K0 Q Clock J1 Q X Q0 K1 Q1 Z Q0 Q1 Hình 4-17a) Bước Sơ đồ trên có hai đầu vào là tín hiệu X và xung nhịp Clock Có tín hiệu Z ra, mạch sử dụng hai phần tử nhớ là hai trigơ JK (Q0 và Q1) Bước 2: Xác định đầu vào, đầu và số trạng thái mạch Mạch này có thể biểu diễn “hộp đen” có hai đầu vào và đầu Do mạch cấu tạo hai trigơ nên số trạng thái có thể có mạch là Cụ thể là: Q1Q0 = 00 01, 10 và 11 83 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Bước 3: Xác định phương trình hàm và hàm kích cho trigơ Từ sơ đồ trên ta tìm được: + Phương trình hàm ra: Z = C Q1 Q0 + Phương trình hàm kích J0 = Q1; K0 = J = Q ; K1 = X Q = X + Q Bước Bảng chuyển đổi trạng thái Phương trình đặc trưng trigơ JK là Q k = J Q + K Q Phương trình chuyển đổi trạng thái: Q0k = J Q0 + K Q0 = Q1 Q0 Q1k = J1 Q1 + K1 Q1 = Q0 Q1 + X + Q0 Q1 = Q0 Q1 + X Q0 Q1 Từ các phương trình trên ta lập bảng chuyển đổi trạng thái Trạng thái S0 S1 S2 S3 Q0Q1 00 01 11 10 Trạng thái X=0 Q0Q1 01 10 00 00 Tín hiệu X=1 Q0Q1 01 11 00 00 X=0 Z 0 X=1 Z 0 Hình 4-17 b) Bảng chuyển đổi trạng thái Bước 5: Đồ hình trạng thái Từ bảng chuyển đổi trạng thái trên ta xây dựng đồ hình trạng thái hình 4-17 c) (mô hình Mealy) Đồ hình gồm trạng thái S0, S1, S2, S3 Các trigơ JK hoạt động sườn âm xung nhịp Nhìn vào đồ hình trạng thái ta thấy trạng thái S2 (Q0Q1 = 11) có xung nhịp C thì mạch đưa tín hiệu Z = S0 S1 X 00 01 X Bước 6: Chức mạch:Trên đồ 11 S2 S3 10 hình trạng thái ta thấy có hai đường chuyển đổi Z=1 trạng thái là S0 → S1→ S2 → S0 và S0 → S1→ Hình 4-17 c) Đồ hình trạng thái S3 → S0 Theo đường S0 → S1→ S2 → S0 thì tín hiệu Z = đưa cùng thời điểm có xung nhịp thứ Theo đường S0 → S1→ S3 → S0 thì không có tín hiệu (Z = 0) Do ta phân tích theo đường thứ S0 → S1→ S2 → S0 : Sự chuyển đổi trạng thái đầu tiên từ S0 → S1 nhờ tác động xung nhịp mà không phụ 84 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic thuộc vào trạng thái X Chuyển đổi trạng thái thứ hai từ S1→S2 nhờ tác động xung nhịp và tác động tín hiệu vào X = Còn chuyển đổi trạng thái thứ ba từ S2 → S0 nhờ tác động xung nhịp mà không phụ thuộc vào tín hiệu vào Như vậy, mạch đưa tín hiệu Z = đường chuyển đổi qua S2 tức là mạch đưa tín hiệu Z = dãy tín hiệu vào X có dạng 010, 011, 110 và 111 Có thể biểu diễn dãy tín hiệu vào để mạch có tín hiệu Z = sau: ↓ ↓ 0←1→1 0←1→1 Tóm lại, mạch cho sơ đồ trên có chức kiểm tra dãy tín hiệu vào X dạng chuỗi có độ dài Nếu chuỗi tín hiệu vào có dạng là dãy: 010, 011, 110 và 111 mạch cho tín hiệu Z = thời điểm có xung nhịp thứ Độ rộng tín hiệu Z độ rộng xung nhịp (Z = C Q1 Q0) X Clock 1 1 1 Z = C Q1 Q0 Z = Q1 Q0 Hình 4-17d) Dạng xung mạch Hình 4-17 a, b, c, d Phân tích mạch đồng 4.5.2 Thiết kế mạch đồng 4.5.2.1 Các bước thiết kế mạch đồng Bước 1: Xác định bài toán, gán hàm và biến, tìm hiểu mối quan hệ chúng Bước 2: Xây dựng đồ hình trạng thái, bảng chuyển đổi trạng thái và hàm Bước 3: Rút gọn trạng thái (tối thiểu hoá trạng thái) Việc tối thiểu hoá trạng thái chủ yếu dựa vào khái niệm trạng thái tương đương Các trạng thái tương đương với có thể thay trạng thái chung đại diện cho chúng Bước 4: Mã hoá trạng thái Số biến nhị phân dùng để mã hoá các trạng thái mạch phụ thuộc vào số lượng trạng thái mạch Nếu số lượng trạng thái là N, số biến nhị phân cần dùng là n thì n phải thoả mãn điều kiện: n ≥ log2N Có nhiều cách mã hoá khác nhau, cách cho sơ đồ thực mạch khác Vấn đề là phải mã hoá cho sơ đồ mạch thực là đơn giản Bước 5: Xác định hệ phương trình mạch Có hai cách xác định: 85 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic + Lập bảng chuyển đổi trạng thái và tín hiệu ra, từ đó xác định các phương trình kích cho các trigơ + Dựa trực tiếp vào đồ hình trạng thái, viết hệ phương trình Ton, Toff các trigơ và phương trình hàm Bước 6: Vẽ sơ đồ thực 4.5.2.2 Ví dụ Thiết kế mạch thực nhiệm vụ kiểm tra dãy tín hiệu vào dạng nhị phân có độ dài đưa vào liên tiếp trên đầu vào X Nếu dãy tín hiệu vào có dạng là 010 011 110 111 thì Z = Các trường hợp khác Z = Bước 1: Xác định bài toán Mạch thiết kế có nhiệm vụ phát tín hiệu vào Khi nhận các dãy tín hiệu trên thì mạch báo đã nhận Mạch phải thiết kế là mạch đồng bộ, nên có các lối vào là X- tín hiệu vào, Ck- xung nhịp điều khiển, Z – tín hiệu Bước 2: Xây dựng đồ hình trạng thái, bảng chuyển đổi trạng thái Giả sử trạng thái ban đầu là S0: Khi tín hiệu vào là X Ck thì mạch chuyển tới trạng thái S1 Khi tín hiệu vào là X Ck mạch chuyển đến trạng thái S2 Tương tự Khi mạch trạng thái S1 thì có tín hiệu X Ck mạch chuyển đến trạng thái S3 và chuyển đến trạng thái S4 có tín hiệu X Ck Tương tự ta xây dựng đồ hình sau 5-18 a S0 X X S2 S1 S3 S4 X X X X X X X X X S5 S6 Z=1 X X Z=1 X Hình 4-18 a) Đồ hình trạng thái Nếu mạch trạng thái S3, S4, S5, S6: có tín hiệu vào X Ck X Ck thì mạch chuyển trạng thái ban đầu S0 Khi dãy tín hiệu vào là 110 111 (ứng với đường chuyển đổi trạng thái là S0 → S1 → S3 → S0) hay dãy tín hiệu vào là 010 011 (ứng với đường chuyển đổi trạng thái là S0 → S3 → S5 → S0) thì mạch cho tín hiệu Z = thời điểm xung thứ Với các đường chuyển đổi khác Z = Từ đồ hình trạng thái ta xây dựng bảng chuyển đổi trạng thái sau: 86 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Sk S Z X=0 X=1 X=0 X=1 S0 S2 S1 0 S1 S4 S3 0 S2 S6 S5 0 S3 S0 S0 1 S4 S0 S0 0 S5 S0 S0 1 S6 S0 S0 0 Hình 4-18b) Bảng chuyển đổi trạng thái Bước 3: Tối thiểu hoá trạng thái Để có sơ đồ mạch đơn giản ta phải tối thiểu hoá các trạng thái Trong phần này giới thiệu phương pháp tối thiểu hoá Caldwell Cơ sở lý thuyết việc tối thiểu hoá là dựa vào khái niệm các trạng thái tương đương Định nghĩa các trạng thái tương đương: Trạng thái Si gọi là trạng thái tương đương với trạng thái Sj (Si ≈ Sj) và khi: lấy Si và Sj là hai trạng thái ban đầu thì với dãy tín hiệu vào có thể chúng luôn cho dãy tín hiệu giống Nếu có nhiều trạng thái tương đương với đôi thì chúng tương đương với (tính chất bắc cầu) Để kiểm tra nhóm các trạng thái xem chúng có tương đương với không, có thể sử dụng bảng trạng thái và tín hiệu sau: - Nhóm các trạng thái tương đương phải có hàng bảng tín hiệu giống - Nhóm các trạng thái tương đương phải có hàng bảng trạng thái cùng cột (ứng với cùng tổ hợp tín hiệu vào) là tương đương Nghĩa là ứng với cùng tổ hợp tín hiệu vào các trạng thái chúng là tương đương Quy tắc Caldwell: Những hàng (tương ứng với trạng thái trong) bảng chuyển đổi trạng thái và tín hiệu kết hợp với và biểu diễn hàng chung - đặc trưng (trạng thái đặc trưng) cho chúng chúng thoả mãn hai điều kiện sau: Các hàng tương ứng ma trận giống Trong ma trận ra, các hàng tương ứng phải thoả mãn điều sau: - Các hàng ma trận trạng thái giống - Các trạng thái cùng cột nằm nhóm trạng thái xét - Các trạng thái cùng cột là các trạng thái tương đương Sau đã thay các trạng thái tương đương trạng thái chung đặc trưng cho chúng, lặp lại các công việc tìm các trạng thái tương đương khác không thể tìm 87 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic các trạng thái tương đương nào thì dừng lại Số trạng thái bảng chuyển đổi trạng thái là tối thiểu Nhược điểm phương pháp này là số trạng thái quá lớn thì công việc tối thiểu hoá nhiều thời gian Áp dụng quy tắc Caldwell cho bài toán trên ta thấy trạng thái S4 tương đương với trạng thái S6 (S4 ≈ S6), S3 tương đương với S5 (S3 ≈ S5) Thay các trạng thái tương đương trạng thái chung đặc trưng cho chúng Ví dụ thay S4, S6 S46, thay S3, S5 S35 Từ đó lập bảng chuyển đổi trạng thái 5-18c) và 5-18 d): X S X S S1 S2 S0 Z=0 Z=0 S35 S46 S1 Z=0 S35 Z=1 S46 Z=0 Z=0 S0 S0 S35 Z=0 S0 Z=0 S35 S46 Z=0 Z=0 S0 Z=0 S12 S35 S46 S2 S12 S12 S0 Z=1 S0 S0 S46 Z=1 Z=1 Z=0 Z=0 S0 S0 Z=0 Z=0 Hình 4-18c) Bảng chuyển đổi trạng thái sau gộp S3 và S5, S4 và S6 Hình 4-18d) Bảng chuyển đổi trạng thái sau gộp S1 và S2 Bước 4: Sau gộp hai trạng thái S1 và S2 thành trạng thái chung S12 thì mạch còn trạng thái S0, S12, S35, S46 Mã hoá trạng thái này hai biến nhị phân Q1 và Q0 Q0 Q1 Mã hoá S 0 S0 S12 1 S35 S46 Hình 4-18 e) Bảng mã hoá trạng thái Bước 5: Xác định hệ phương trình 00 S0 S12 01 X X S46 10 11 S35 mạch Có hai cách xác định hệ phương trình Z=1 Hình 4-18f) Đồ hình trạng thái tối giản này Cách 1: Dựa vào bảng chuyển đổi trạng thái ta lập bảng hàm kích 5-13 cho hai trigơ Q0 và Q1 88 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Dùng bảng Karnaugh 5-14 để rút gọn, ta thu kết sau: J0 =Q1 ; K0 = J1 = Q0 ; K1 = X + Q0 Z = X Q0Q1 Trạng thái Trạng thái Các đầu vào trigơ X=0 X=1 Q0Q1 Q0Q1 Q0Q1 J0 K0 J0 K0 J1 K1 J1 K1 00 01 01 X X X X Z=0 Z=0 10 11 X X X X Z=0 Z=0 00 00 X X X X Z=1 Z=1 00 00 X X X X Z=0 Z=0 01 11 10 X=0 X=1 X=0 X=1 Bảng 4-13 Bảng hàm kích thích Q0Q1 Q0Q1 X 00 01 11 10 X 00 01 11 10 x x x x x x x x x x K0 = J0 =Q1 Q0Q1 Q0Q1 X 00 01 11 X 00 01 11 10 x x x 1 x 1 x x x x 10 K1 = X + Q J1 = Q Q0Q1 X 00 01 11 1 10 Bảng 4-14 Bảng tính hàm kích Z = X Q0Q1 89 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Cách 2: Dựa trực tiếp vào đồ hình trạng thái viết phương trình Ton, Toff trigơ và phương trình tín hiệu Đối với trigơ JK nếu: Ton Q = T* Q ⇒ JQ = T* ToffQ = T** Q ⇒ KQ = T** Đối với trường hợp này ta có: TonQ0 = S12 X + S12 X = S12 = Q0 Q1 ⇒ J = Q1 ToffQ0 = S35 + S46 = Q0 Q1 + Q0 Q1 = Q0 ⇒ K =1 TonQ1 = S0 X = Q0 Q1 ⇒ J1 = Q0 ToffQ1 = S12 X + S35 = Q0 Q1 X + Q0 Q1 = Q1 (Q0 X + Q ) ⇒ K1 = Q X + Q = X + Q Phương trình hàm Z = Q0Q1Ck Bước 6: Sơ đồ mạch điện: Q1 Q0 J0 Q > K0 Q X Q0 J1 Q1 > K1 Q1 Q0 Q1 Z Clock Hình 4-18 a, b, c, d, e, f Thiết kế mạch 4.6 MẠCH TUẦN TỰ KHÔNG ĐỒNG BỘ Phần 4.6 đã nghiên cứu các mạch đồng bộ, hoạt động chúng điều khiển các xung nhịp Nhưng trên thực tế có nhiều mạch lại điều khiển các kiện mà không tuân theo quy luật nào Ví dụ hệ thống chống trộm hoạt động có trộm Những mạch hoạt động theo kiểu gọi là mạch không đồng Mạch không đồng có thể thiết kế: - Chỉ dùng mạch NAND - Dùng trigơ RS không đồng và các mạch NAND Việc thiết kế mạch không đồng dùng các trigơ loại không đồng khác hoàn toàn tương tự 4.6.1 Các bước thiết kế mạch không đồng Bước 1: Xác định bài toán, gán hàm và biến, tìm hiểu mối quan hệ chúng Bước 2: Xây dựng đồ hình trạng thái, bảng chuyển đổi trạng thái và hàm Bước 3: Rút gọn trạng thái (tối thiểu hoá trạng thái) 90 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Việc tối thiểu hoá trạng thái chủ yếu dựa vào khái niệm trạng thái tương đương Các trạng thái tương đương với có thể thay trạng thái chung đại diện cho chúng Bước 4: Mã hoá trạng thái Số biến nhị phân dùng để mã hoá các trạng thái mạch phụ thuộc vào số lượng trạng thái mạch Nếu số lượng trạng thái là N, số biến nhị phân cần dùng là n thì n phải thoả mãn điều kiện: n ≥ log2N Có nhiều cách mã hoá khác nhau, cách cho sơ đồ thực mạch khác Vấn đề là phải mã hoá cho sơ đồ mạch thực là đơn giản Do mạch không đồng hoạt động không có tác động xung nhịp cho nên mạch thường có các tượng chạy đua làm cho hoạt động mạch bị sai, vì mã hoá trạng thái phải tránh tượng này Bước 5: Xác định hệ phương trình mạch Có hai cách xác định: + Lập bảng chuyển đổi trạng thái và tín hiệu ra, từ đó xác định các phương trình kích cho các trigơ + Dựa trực tiếp vào đồ hình trạng thái, viết hệ phương trình Ton, Toff các trigơ và phương trình hàm Cả hai cách này có hai loại phương trình: - Phương trình mạch dùng NAND - Phương trình mạch dùng trigơ RS không đồng và các mạch NAND Bước 6: Vẽ sơ đồ thực Sau đây là nội dung phương pháp Cách 1: Dựa vào bảng chuyển đổi trạng thái a) Chỉ dùng các mạch NAND Ký hiệu : A, B, …N là các biến nhị phân dùng để mã hoá các trạng thái mạch X1, X2…Xm là các tín hiệu vào đã mã hoá nhị phân Z1, Z2…Zm là các tín hiệu đã mã hoá nhị phân Dựa vào bảng chuyển đổi trạng thái xác định hệ phương trình: Ak = fA (A, B, …N , X1, X2…Xm ) Bk = fB (A, B, …N , X1, X2…Xm ) …… Nk = fN (A, B, …N , X1, X2…Xm ) Z1 = g1 (A, B, …N , X1, X2…Xm ) Z2 = g2 (A, B, …N , X1, X2…Xm ) …… 91 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Zn = gn (A, B, …N , X1, X2…Xm ) Tối thiểu hoá hệ hàm và viết phương trình dạng dùng NAND b) Mạch dùng trigơ RS và các mạch NAND Trong bảng trạng thái vào thay đổi trạng thái trigơ: A ⇒ Ak, B ⇒ Bk,…, N ⇒ Nk, xác định giá trị tương ứng đầu vào kích R, S cho trigơ, từ đó viết hệ phương trình: RA = Φ1 (A , …N , X1, X2…Xm ) SA = Φ2 (A , …N , X1, X2…Xm ) Tối thiểu hoá các hàm và viết phương trình dạng dùng NAND Tương tự với B, C,…N Ta xác định tín hiệu : Z = Φ (A , …N , X1, X2…Xm ) Tối thiểu hoá và viết phương trình dạng dùng NAND Cách 2: Dựa trực tiếp vào đồ hình trạng thái Ta có phương trình đầu vào kích (R, S) trigơ A là: SA = tập hợp bật A + [(1)] RA = tập hợp tắt A + [(0)] Làm tương tự với các trigơ khác a) Chỉ dùng mạch NAND Ta có phương trình đặc trưng trigơ RS Qk = S + R Q ⇒ Ak = S A + R A A Sau đó ta phải tối thiểu hoá phương trình và viết dạng dùng NAND Đối với các trigơ khác làm b) Dùng các trigơ RS không đồng và các mạch NAND RA = Φ1A (A , …N , X1, X2…Xm ) SA = Φ2A (A , …N , X1, X2…Xm ) …… RN = Φ1N (A , …N , X1, X2…Xm ) SN = Φ2N (A , …N , X1, X2…Xm ) Z1 = Ψ1 (A , …N , X1, X2…Xm ) Z2 = Ψ2 (A , …N , X1, X2…Xm ) …… 92 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Zn = Ψn (A , …N , X1, X2…Xm ) Tối thiểu hoá hệ phương trình 4.6.2 Ví dụ Một mạch không đồng thiết kế để đếm số người vào thăm viện bảo tàng Mạch gồm hai đèn X1, X2 bố trí cách 10 mét Mạch thiết kế cho lần đếm người 10 m Lối vào → Lối → X1 X2 Hình 4-19 a) Bố trí các đèn vào viện bảo tàng X1 X2 Mạch logic Z Hình 4-19 b) Sơ đồ khối mạch Khi có người vào thì hai đèn bị chắn liên tiếp Đầu tiên X1 bị chắn, tiếp đến X1 và X2 cùng bị chắn, sau đó đến X2 bị chắn Khi đó mạch cho tín hiệu Z = Khi người thì ngược lại Đầu tiên đèn X2 bị chắn, sau đó X1 và X2 cùng bị chắn và cuói cùng có X1 bị chắn Sơ đồ khối mạch tạo tín hiệu đếm Z mô tả hình 4-19b Hai lối vào mạch là X1 X2 Đầu Z đưa tới lối vào giải mã Ta quy ước: đèn bị chắn = X; ngược lại thì = X Đồ hình trạng thái mô tả hình 4-19c S1 X1 X X1 X S0 Trạng thái tĩnh X1X2 X1 X S3 X1 X X1 X X1 X X1 X X 1X X1 X Z=1 S2 Đường vào S4 Đường Hình 4-19 c)Đồ hình trạng thái S0 là trạng thái ban đầu mạch Nếu người vào thì chuyển đổi mạch là S0 → S1 → S2 → S3 → S0 Nếu người thì quá trình chuyển đổi trạng thái mạch là S0 → S3 → S4 → S1 → S0 Khi có người ngập ngừng sau đó lại quay ban đầu chắn đèn X1 sau đó quay thì mạch chuyển đổi trạng thái S0 → S1 → S0 , lúc đó mạch không thực đếm 93 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Tương ứng với đồ hình trạng thái trên ta lập bảng chuyển đổi trạng thái hình 4-19d: Trạng thái Trạng thái và tín hiệu X1 S0 X2 S0 X1 X1 Z=0 S0 Z=0 S2 S2 Z=0 S0 S3 Z=0 S4 S1 Z=0 S3 S2 X2 S1 Z=0 S3 X1 X2 S3 Z=0 S1 X2 Z=0 S1 Z=1 Z=0 S4 Z=0 S3 Z=0 S4 Z=0 S1 Z=0 Z=0 Hình 4-19 d) Bảng chuyển đổi trạng thái và hàm Bảng có hàng ứng với trạng thái có thể xuất và cột, cột ứng với tổ hợp giá trị có thể X1, X2 Mỗi ô bảng biểu diễn trạng thái và tín hiệu tương ứng với trạng thái và giá trị tín hiệu vào X1, X2 Trong bảng chuyển đổi trạng thái, ô khoanh tròn là ô có trạng thái trạng thái Những trạng thái đó là trạng thái ổn định Điều kiện cho trạng thái ổn định là Sk = S Trên bảng có ô trống Những ô này tương ứng với các tổ hợp tín hiệu không xuất đầu vào Những ô này có thể điền giá trị tuỳ chọn để tối thiểu hoá hệ phương trình mạch Tiến hành tối thiểu hoá: Có thể gán trạng thái và tín hiệu vào các ô trống cho hàng có ô trống có thể kết hợp với các hàng khác Ở bảng chuyển đổi trạng thái các hàng S0, S1, S2, và S3, S4 có các trạng thái và tín hiệu tương ứng là giống ta gán: - ô trống hàng đầu tiên (ứng với S0) là S2 / Z = 1, - ô trống hàng thứ hai là S3 / Z = 0, - ô trống hàng thứ tư là S1 / Z = 0, - ô trống hàng thứ ba và thứ năm là S0 / Z = 0, 94 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Khi đó bảng chuyển đổi trạng thái rút gọn lại sau: Trạng thái S012 S34 Trạng thái và tín hiệu X1 X2 S34 Z=0 S34 Z=0 X1 X2 0 S012 Z=0 S012 Z=0 X1 X2 1 S012 Z=0 S34 Z=0 X1 X2 S012 Z=0 S012 Z=0 Hình 4-19 e) Bảng chuyển đổi trạng thái và hàm rút gọn X1 X S012 S34 Z = X1X2 A=0 A=1 X2 Hình 4-19 f) Đồ hình trạng thái sau rút gọn Mạch có hai trạng thái nên để mã hoá ta cần sử dụng biến nhị phân A Để mã hoá trạng thái S012 thì A = 0, S34 thì A = Tín hiệu Z = trạng thái S012 X1 X2 = 11 Ta dùng trigơ RS để thiết kế (dựa vào bảng hàm kích trigơ RS-Bảng 4-15 ) Ta có phương trình đầu vào kích (R, S) trigơ là: S = tập hợp bật Q + [(1)] ; Tập hợp bật Q (Ton) là các Cung Q Qk R S 0 X 0 cung mà Q chuyển từ → 1 Ton S A = A X1 X + A X1 X = X1 X 1 Toff 1 X R = tập hợp tắt Q + [(0)] ; Tập hợp tắt Q (Toff) là các Bảng 4-15.Bảng hàm kích cung mà Q chuyển từ → RA = A X + A X X + A X X = X Các cung [(0)], [(1)] lấy giá trị không xác định (x) và dùng để tối thiểu hoá Phương trình đặc trưng trigơ RS Q k = S A + RA QA Thay giá trị RA, SA vào biểu thức thu kết quả: Ak = X X + X A = X X + X A = X X X A Phương trình ra: 95 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic X2 Z k= A XA1 X X1 A A X2 Z X1 X2 Hình 4-19 g) Sơ đồ mạch dùng NAND X2 S A X1 X2 A R Hình 4-19 h) Sơ đồ mạch dùng trigơ RS Hình 4-19 a, b, c, d, e, f, g, h Thiết kế mạch Nếu thiết kế mạch dùng trigơ RS và các mạch NAND ta có: S A = X1 X RA = X Và mạch biểu diễn hình 4-19 g, h 4.7 HIỆN TƯỢNG CHU KỲ VÀ CHẠY ĐUA TRONG MẠCH KHÔNG ĐỒNG BỘ Đối với mạch đồng bộ, việc mã hoá trạng thái là làm cho sơ đồ thực mạch là đơn giản Đối với mạch không đồng bộ, mạch thường xảy các tượng là chu kỳ là chạy đua Những tượng này làm cho mạch hoạt động sai lệch so với chức nó Vì vậy, mã hoá trạng thái mạch không đồng ta phải tránh các trường hợp đó 4.7.1 Hiện tượng chu kỳ mạch không đồng Định nghĩa: Hiện tượng chu kỳ là tượng tổ hợp tín hiệu vào nào đó, mạch liên tục chuyển từ trạng thái này sang trạng thái khác theo chu kỳ kín Nghĩa là quá trình đó không có trạng thái nào ổn định Do vậy, thay đổi tín hiệu vào không xác định mạch trạng thái nào dãy trạng thái nói trên Ví dụ: ứng với tổ hợp tín hiệu vào quá trình chuyển đổi trạng thái theo chu trình sau: Si1 Si2 Si3 Sin Trên bảng trạng thái tượng chu kỳ thể chỗ: cột ứng với tổ hợp tín hiệu vào đó không có trạng thái nào khoanh tròn (không có trạng thái nào ổn định) 96 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Ví dụ: Đồ hình trạng thái mạch không đồng biểu diễn trên hình 420a Việc mã hoá trạng thái sử dụng biến nhị phân A và B là tuỳ chọn Từ đồ hình trạng thái ta lập bảng chuyển đổi trạng thái 5-20b Giả thiết ban đầu mạch trạng thái S3 (AB = 10) và X = Sau đó tín hiệu vào X thay đổi từ đến thì mạch chuyển trạng thái từ S3 sang S0 Nếu X thì mạch chuyển đến các trạng thái là S1, S2, …S0 Khi X = chu trình chuyển đổi trạng thái hình 4-21: X S0 S1 X S X X X+X S3 X+X S2 S0 S2 S1 S1 S2 S2 S2 S3 S3 S3 S3 S0 Hình 4-20b) Bảng chuyển đổi trạng thái Hình 4-20a) Đồ hình trạng thái Hình 4-20 a,b Bảng trạng thái tượng chu kỳ S3 S0 S2 S1 Hình 4-21 Chu trình chuyển đổi trạng thái Khi đó mạch không có trạng thái ổn định 4.7.2 Hiện tượng chạy đua mạch không đồng Định nghĩa: Hiện tượng chạy đua mạch không đồng là tượng: tính không đồng các phần tử nhị phân dùng để mã hoá trạng thái, vì mạch hoạt động không đồng bộ, mạch chuyển trạng thái từ Si → Sj mạch có thể chuyển biến trạng thái theo đường khác Nếu trạng thái cuối cùng đường đó là ổn định và thì chạy đua không nguy hiểm Ngược lại, chạy đua nguy hiểm là cách chuyển biến trạng thái khác đó cuối cùng dẫn đến các trạng thái ổn định khác nhau, có thể tới trạng thái khoá và không thoát Ví dụ: Chạy đua không nguy hiểm: Một mạch không đồng có bảng trạng thái mô tả hình 4-22 Nhìn vào bảng ta thấy mạch trạng thái S0 (AB = 00) tín hiệu vào X thay đổi từ → mạch chuyển trược tiếp tới trạng thái S2 (AB = 01) và X trạng thái mạch là S3, nó là trạng thái ổn định cuối cùng mạch X Mạch có thể thay đổi trạng thái theo đường khác tuỳ thuộc vào thứ tự thay đổi (hay thời gian quá độ) A và B 97 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic X A thay đổi trước B AB S 00 S0 S2 S1 01 S1 S2 S2 11 S2 S3 S3 10 S3 S3 S0 B thay đổi trước A A, B cùng thay đổi Hình 4-22 Hiện tượng chạy đua không nguy hiểm mạch không đồng Nếu A và B thay đổi đồng thời mạch chuyển trạng thái sang S2 sang S3 Nếu B thay đổi trước A thì mạch chuyển qua S1, S2 sang S3 Nếu A thay đổi trước B mạch chuyển đổi từ S0 → S3 Ta thấy ba đường dẫn đến cùng trạng thái ổn định S3 Vậy tượng chạy đua này không nguy hiểm Khi mạch trạng thái ổn định (trạng thái khoang tròn), nó thay đổi trạng thái tín hiệu vào thay đổi Chạy đua nguy hiểm: Đồ hình trạng thái mạch không đồng mô tả hình 4- 23a X S0 X AB 10 S3 11 X 01 X X X S1 S2 S AB S0 00 S0 S1 S2 01 S0 S2 S1 11 S2 S1 S3 10 S3 S3 B thay đổi trước A, B thay đổi đồng thời A thay đổi trước Hình 4-23b) Bảng chuyển đổi trạng thái Hình 4-23a) Đồ hình trạng thái Hình 4-23 Hiện tượng chạy đua nguy hiểm mạch không đồng Giả thiết trạng thái ban đầu mạch là S0 (AB = 00) và tín hiệu vào X = Nếu X thay đổi từ → thì mạch chuyển đổi trạng thái sau: - Nếu A, B thay đổi đồng thời thì mạch chuyển đến trạng thái S1 - Nếu B thay đổi trước A thì mạch chuyển đến trạng thái S2 - Nếu A thay đổi trước B thì mạch chuyển đến trạng thái S3 Ở đây trạng thái S3 là trạng thái “khoá” Như A thay đổi trước B thì mạch rơi vào trạng thái khoá và không thoát 98 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Chạy đua này là chạy đua nguy hiểm 4.7.3 Tối thiểu hoá và mã hoá trạng thái mạch không đồng 4.7.3.1 Tối thiểu hoá trạng thái Tối thiểu hoá trạng thái là giảm bớt số trạng thái (nếu có thể) để mạch thiết kế là đơn giản và tin cậy Đối với các ô trống bảng chuyển đổi trạng thái (những ô này ứng với tổ hợp tín hiệu vào không xuất hiện) có thể lấy giá trị tuỳ chọn để kết tối thiểu hoá là tối giản 4.7.3.2 Mã hoá trạng thái Sử dụng các biến nhị phân để mã hoá các trạng thái mạch Đối với mạch không đồng phải mã hoá trạng thái để tránh tượng chu kỳ và chạy đua Để tránh tượng chu kỳ thì có tín hiệu vào mạch phải luôn có trạng thái ổn định Để tránh tượng chạy đua, phải mã hoá trạng thái cho với tất các chuyển đổi trạng thái có thể có mạch có biến thay đổi Ví dụ Đồ hình trạng thái mạch không đồng mô tả hình 4-24: AB 00 S0 X S1 AB 00 S0 X X 11 S2 a) Đồ hình trạng thái ban đầu S1 01 01 X X X 11 10 S3 S2 b) Đồ hình trạng thái và mã hoá tránh chạy đua Hình 4-24 Tránh chạy đua mạch không đồng Cần hai biến nhị phân A và B để mã hoá trạng thái này Giả sử chọn cách mã hoá hình 4-24a Với cách mã hoá này thay đổi từ S2 → S0 hai biến A và B thay đổi Điều này dẫn đến tượng chạy đua mạch Do vậy, để tránh tượng chạy đua đưa thêm trạng thái giả S3 thay đổi từ S2 → S0 thông qua trạng thái giả này bảo đảm quá trình thay đổi trạng thái luôn có biến thay đổi Đồ hình này tránh tượng chạy đua Khi sử dụng các trạng thái giả để mã hoá cho mạch cần lưu ý tìm cách cho mạch thoát khỏi các trạng thái giả đó Phần lớn các trường hợp ta cho mạch thoát khỏi các trạng thái giả đó vô điều kiện 99 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic 4.8 MỘT SỐ MẠCH TUẦN TỰ THÔNG DỤNG 4.8.1 Bộ đếm Bộ đếm là mạch đơn giản, nó xây dựng từ các phần tử nhớ là các trigơ và các mạch logic tổ hợp Các đếm là thành phần các hệ thống số, chúng sử dụng để đếm thời gian, chia tần số, điều khiển các mạch khác…Bộ đếm sử dụng nhiều máy tính, thông tin Để xây dựng đếm, người ta có thể dùng mã nhị phân các loại mã khác mã Gray, mã NBCD, mã vòng… Phần này đưa đặc điểm đếm và các phương pháp thiết kế đếm 4.8.1.1 Định nghĩa và phân loại đếm Định nghĩa Bộ đếm là mạch tuần hoàn có lối vào đếm và lối ra, mạch có số trạng thái chính hệ số đếm (ký hiệu là Mđ) Dưới tác dụng tín hiệu vào đếm, mạch chuyển từ trạng thái này đến trạng thái khác theo thứ tự định Cứ sau Mđ tín hiệu vào đếm mạch lại trở trạng thái xuất phát ban đầu Sơ đồ khối mô tả hình 4- 25 Xđ Bộ đếm Hệ số đếm = Mđ Y Hình 4- 25 Sơ đồ khối đếm Đồ hình trạng thái tổng quát đếm Đồ hình trạng thái đếm có hệ số đếm Mđ mô tả hình 4-26 Xd / Xd / Xd /0 Xd /0 Xd /0 Xđ / 0 Xđ / Xđ / Xđ / Mđ-2 Mđ-1 Xđ / Hình 4-26 Đồ hình trạng thái đếm Mđ Khi không có tín hiệu vào đếm (Xđ) mạch giữ nguyên trạng thái cũ, có tín hiệu đếm thì mạch chuyển đến trạng thái Tính chất tuần hoàn đếm thể chỗ: sau Mđ tín hiệu vào Xđ thì mạch lại quay trở trạng thái xuất phát ban đầu Tín hiệu đếm xuất (Y = 1) trường hợp: đếm trạng thái Mđ - và có tín hiệu vào Xđ Khi đó đếm chuyển trạng thái 100 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Trong trường hợp cần hiển thị trạng thái đếm thì phải dùng thêm mạch giải mã Phân loại đếm Có nhiều cách phân loại đếm Hình 4-27 là cách phân loại điển hình đếm Đồng Phân theo cách hoạt động Không đồng Đếm tiến Phân theo hướng đếm Đếm lùi M = 2N Phân theo hệ số đếm M ≠ 2N Bộ đếm Không lập trình Phân theo các tạo M Lập trình Mã nhị phân Mã NBCD Mã Gray Phân theo mã Mã Johnson Hình 4-27 Sơ đồ phân loại đếm Mã vòng 4.8.1.2 Các bước thiết kế đếm Hình 4-28 là lưu đồ thiết kế đếm Vẽ đồ hình trạng thái Xác định số trigơ đếm (n) Mã hoá trạng thái theo mã đã cho Xác định hệ phương trình hàm ra, hàm kích các trigơ và tối thiểu hoá Sơ đồ Hình 4-28 Các bước thiết kế đếm 101 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic A Bộ đếm đồng A.1 Bộ đếm nhị phân Thiết kế đếm nhị phân đồng có Mđ = Do Mđ = nên lập đồ hình trạng thái hình 4-29 S0 Q 1Q S1 S2 S3 00 01 10 11 Hình 4-29 Từ đó xác định số trigơ cần dùng để thiết kế đếm (n = 2) và mã hoá các trạng thái đó Hai trigơ cần để mã hoá các thái là Q1 và Q0 Dùng bảng hàm kích 5-16 để xác định các lối vào kích cho các trigơ n n +1 Trigơ Q1 Trigơ Q0 Q1 Q0 Qk1 Qk0 R1 S1 J1 K1 T1 R0 S0 J0 K0 T0 0 X 0 X 0 1 X 1 0 1 X 1 X 1 1 X X 0 1 X 1 0 X 1 X 1 Bảng 4-16 Tối thiểu hoá hàm kích các trigơ, nhận kết quả: R0 Q0 R1 Q1 > > S0 Q S1 Q Clock '1' J0 Q J1 Q > > K0 Q K1 Q '1' T0 Q0 T1 Q1 > > Q0 Q1 Clock Clock Hình 4-30 Bộ đếm Mod dùng trigơ RS, JK, T Đối với trigơ Q0: R0 = Q0; S0 = Q 102 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic J0 = K0 = 1; T0 = 1; Đối với trigơ Q1: R1 = Q1Q0; S1 = Q1 Q0 J1 = K1 = Q0; T1 = Q0; Sơ đồ mạch điện hình 4-30 A Bộ đếm có mod đếm Thiết kế đếm đồng có Mđ = Do Mđ = nên lập đồ hình trạng thái hình 4-31 S0 Q2 Q1Q0 S1 S2 S3 S4 000 01 010 011 100 Hình 4-31 Đồ hình trạng thái đếm Mod Từ đó xác định số trigơ cần dùng để thiết kế đếm (n = 3) và mã hoá các trạng thái đó Ba trigơ cần để mã hoá các thái là Q2, Q1 và Q0 Dùng bảng hàm kích 5-17 để xác định các lối vào kích cho các trigơ n n+1 Trigơ Q2 Trigơ Q1 Trigơ Q0 Q2 Q1 Q0 Qk2 Qk1 Qk0 J2 K2 J1 K1 J0 K0 0 0 X X X 0 1 0 X X X 1 0 1 X X X 1 0 X X X 1 0 0 X X X Bảng 4-17 Bảng hàm kích cho trigơ Tối thiểu hoá hàm kích các trigơ, nhận kết quả: J0 = Q ; K0 = 1; J1 = K1 = Q0; J2 = Q1Q0 ; K2 = 1; Kiểm tra khả tự khởi động Bảng 4-18 Nhìn vào bảng trạng thái 5-18, ta thấy các trạng thái dư sau số xung nhịp quay trở lại vòng đếm nên ta nói đếm này tự khởi động 103 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic n n+1 Q2 Q1 Q0 Qk2 Qk1 Qk0 1 1 0 1 1 0 Bảng 4-18 Kiểm tra khả tự khởi động Sơ đồ mạch điện hình 4-32: '1' J0 Q J1 Q J2 Q > > K1 Q1 > K0 Q '1' K2 Q Clock Hình 4-32 Bộ đếm Mod đồng B Bộ đếm không đồng B Bộ đếm nhị phân Các đếm này có sơ đồ đơn giản với đặc điểm: - Chỉ dùng loại trigơ T JK Nếu dùng trigơ T thì lối vào T luôn nối với mức logic '1', dùng trigơ JK thì J và K nối với và nối với mức '1' - Đầu trigơ trước nối với lối vào xung nhịp trigơ sau Khi đếm tiến thì lấy đầu Q, đếm lùi thì lấy đầu Q (với giả thiết xung Clock tích cực sườn âm ↓) - Tín hiệu vào Xđ luôn đưa tới lối vào xung nhịp trigơ có trọng số nhỏ Ví dụ đếm nhị phân không đồng Mđ = 2n dùng các trigơ Q0, Q1 …Qn-1 với Q0 là bit có trọng số nhỏ nhất, Qn-1 là bit có trọng số lớn nhất, ta có: - Khi đếm tiến: CQo = X; CQ1 = Q0…CQn-1 = CQn-2 - Khi đếm lùi: CQo = X; CQ1 = Q …CQn-1 = C Qn − Sơ đồ đếm nhị phân không đồng bit (Mđ = - đếm tiến) dùng trigơ JK cho hình 4-33 '1' Clock J0 Q '1' K0 Q '1' '1' K1 Q1 J2 Q > > > '1' J1 Q '1' K2 Q Hình 4-33 Bộ đếm nhị phân không đồng bit 104 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic B Bộ đếm có mod đếm Ví dụ: Thiết kế đếm Mđ = không đồng Từ yêu cầu bài toán ta xây dựng sơ đồ khối và đồ hình trạng thái hình 4-34 Lối C Mđ = Xung đếm S0 → S1 → S2→ S3 →S4 b) Đồ hình trạng thái ban đầu a) Sơ đồ khối đếm Mod Hình 4-34 Mô hình thiết kế đếm - Chọn lựa mã hoá trạng thái Có trạng thái nên số trigơ 3, chọn trigơ JK Chọn mã BCD8421 S0 = 000; S1 = 001; S2 = 010; S3 = 011; S4 = 100 - Chọn xung đồng hồ từ giản đồ xung 5-35 C Q0 Hình 4-35 Giản đồ xung đếm Mod Q1 Q2 C1 = ↓ C ; C2 = ↓ Q0 ; C3 = ↓ C; - Tìm hệ phương trình: Q1Q0 Q1Q0 Q2 00 01 11 10 Q2 00 01 11 10 001 010 100 011 0 1 000 x x x x x x Qk0 = Q Q Q1Q0 Q1Q0 Q2 00 01 11 10 Q2 00 01 11 10 x x 0 1 x x x x x x x Qk1 = Q1 Qk2 = Q Q1 Q0 Bảng 4-19 Bảng tính hàm kích đếm 105 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Sau tối thiểu hoá Bảng 4-19 ta nhận hệ phương trình: Qk0 = Q Q Qk1 = Q1 Qk2 = Q Q1 Q0 Kiểm tra khả tự khởi động Bảng 4-20: n n+1 Q2 Q1 Q0 Qk2 Qk1 Qk0 1 1 0 1 1 0 Bảng 4-20 Kiểm tra khả tự khởi động Nhìn vào Bảng 4-20, ta thấy các trạng thái dư sau số xung nhịp quay trở lại vòng đếm nên ta nói đếm này tự khởi động Từ đó ta tìm phương trình hàm kích: J0 = Q ; K0 = 1; J1 = K1 = 1; J2 = Q1Q0 ; K2 = 1; Từ đó ta vẽ mạch điện đếm Mod không đồng hình 4-36 J0 Q '1' K0 Q > > > '1' J2 Q J1 Q '1' K1 Q1 '1' K2 Q Clock Hình 4-36 Sơ đồ mạch điện đếm Mod đồng 4.8.2 Bộ ghi dịch Bộ ghi dịch có khả ghi giữ và dịch thông tin 4.8.2.1 Cấu tạo và phân loại a) Cấu tạo: Bộ ghi dịch gồm dãy các phần tử đơn bit mắc liên tiếp và đóng trên cùng chip Các trigơ sử dụng ghi dịch thường là trigơ D các loại trigơ khác mắc theo kiểu D Để 106 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic ghi n bit thông tin, người ta sử dụng n trigơ, đầu trigơ này mắc tới đầu vào trigơ Bộ ghi dịch ghi n bit thông tin gọi là ghi dịch n bit Hình 4- 37 là sơ đồ ghi dịch bit dùng trigơ D Lối vào D0 Q0 D1 Q1 D2 Q2 D2 Q2 > > > > Q1 Q0 Q2 Q3 Clock Hình 4-37 Bộ ghi dịch bit dịch phải Thông tin nạp vào ghi dịch bit và đồng với xung nhịp C b) Phân loại: - Phân theo cách đưa tín hiệu vào và lấy tín hiệu ra: ♦ Vào nối tiếp, song song: thông tin đưa vào ghi dịch bit một, số liệu đưa đồng thời tức là tất n trigơ ghi đọc cùng lúc ♦ Vào song song, song song: thông tin đưa vào và lấy đồng thời n trigơ ♦ Vào nối tiếp, nối tiếp: thông tin đưa vào và lấy bit ♦ Vào song song, nối tiếp: thông tin đưa vào đồng thời n trigơ, lấy bit điều khiển xung nhịp - Phân theo hướng dịch: ♦ Dịch phải, dịch trái, dịch hai hướng, dịch vòng - Phân theo đầu vào: ♦ Đầu vào đơn: trigơ ghi dịch sử dụng đầu vào điều khiển, ví dụ trigơ D hay các trigơ khác mắc theo kiểu D ♦ Đầu vào đôi: các trigơ ghi dịch sử dụng hai đầuvào điều khiển , ví dụ hai lối vào điều khiển trigơ JK hay trigơ RS - Phân theo đầu ra: ♦ Đầu đơn: trigơ ghi dịch có đầu Qi (hay Q i ) đưa chân vi mạch ♦ Đầu đôi: hai đầu trigơ Qi và Q i đưa chân vi mạch c) Ứng dụng ghi dịch Bộ ghi dịch sử dụng rộng rãi để nhớ liệu, chuyển liệu từ song song thành nối tiếp và ngược lại Bộ ghi dịch là thành phần không thể thiếu CPU các hệ vi xử lý, các cổng vào/ra có khả lập trình 107 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic Bộ ghi dịch còn dùng để thiết kế đếm, tạo dãy tín hiệu nhị phân tuần hoàn… 4.8.2.2 Hoạt động ghi dịch Trong phần này ta giới thiệu ghi dịch bit nạp vào nối tiếp song song, nối tiếp và song song, dịch phải Sơ đồ ghi dịch này trình bày trên hình 4- 37 Bộ ghi dịch này có thể nạp thông tin vào nối tiếp song song Đầu nối tiếp lấy trigơ cuối cùng, đầu song song lấy đồng thời trên trigơ Việc nạp thông tin vào song song thực hai đầu vào Preset và Preset (đây là lối vào phụ) Trước làm việc cần phải xoá tất các trigơ trạng thái '0' nhờ lối vào Clear Thông tin ghi dịch này dịch phải TÓM TẮT Khác với mạch logic tổ hợp, mạch logic có tín hiệu đầu phụ thuộc không tín hiệu đầu vào thời điểm xét mà vào trạng thái mạch điện sẵn có thời điểm đó Đây là đặc điểm chức logic mạch Để nhớ trạng thái mạch điện, mạch phải có phần tử nhớ - đó là các trigơ 1- Tính chất Trigơ Trigơ là linh kiện logic mạch số Trigơ có hai trạng thái ổn định, tác dụng tín hiệu bên ngoài có thể chuyển đổi từ trạng thái ổn định này sang trạng thái ổn định kia, không có tác dụng tín hiệu bên ngoài thì nó trì mãi trạng thái ổn định vốn có Vì thế, trigơ có thể dùng làm phần tử nhớ số nhị phân 2- Quan hệ chức logic và hình thức cấu trúc trigơ Chức logic và hình thức cấu trúc trigơ là hai khái niệm khác Chức logic là quan hệ trạng thái đầu với trạng thái đầu và các tín hiệu đầu vào Do chức logic khác mà trigơ phân thành các loại RS, D, T, JK Còn hình thức cấu trúc khác mà trigơ lại phân thành loại trigơ thường và loại trigơ chính phụ Một trigơ có chức logic xác định có thể thực các hình thức cấu trúc khác Ví dụ, các trigơ cấu trúc loại chính phụ và loại thường có thể thực chức trigơ khác Nghĩa là cùng cấu trúc có thể đảm trách chức khác Mạch cụ thể có nhiều chủng loại Chương này giới thiệu số loại 3mạch điển hình: đếm, ghi dịch…Đồng thời với việc nắm vững cấu trúc, nguyên lý công tác và đặc điểm các mạch đó, chúng ta phải nắm vững đặc điểm chung mạch và phương pháp chung phân tích và thiết kế mạch CÂU HỎI ÔN TẬP CHƯƠNG Cho các trigơ loại RS, JK, D và T Loại trigơ nào số các loại này có thể thực mà không cần tín hiệu đồng a Trigơ RS và trigơ D 108 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic b Trigơ JK và trigơ T c Trigơ RS và trigơ T d Trigơ JK và trigơ D Trong các loại trigơ sau, trigơ nào còn tồn tổ hợp cấm: a Trigơ D b Trigơ T c Trigơ RS d Trigơ JK Cần bao nhiêu cổng NAND để thực tạo trigơ RS đồng bộ: a b c d Nếu đầu vào D trigơ thay đổi từ cao đến thấp thì đầu a thay đổi trạng thái nó cách tức thời b thay đổi sau có xung nhịp clock đầu vào c thay đổi sau có xung nhịp clock đầu vào d không thay có xung nhịp Một trigơ JK chế độ lật Nếu tần số Clock nó là 1000 hz thì tần số lối là: a 2000 hz b 1000 hz c 100 hz d 500 hz Mô hình Mealy là mô hình: a có hàm phụ thuộc vào tín hiệu vào và trạng thái mạch b có hàm phụ thuộc vào tín hiệu vào c có hàm phụ thuộc vào trạng thái mạch d không có phương án nào đúng Mô hình Moore là mô hình: a có hàm phụ thuộc vào tín hiệu vào và trạng thái mạch b có hàm phụ thuộc vào tín hiệu vào 109 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic c có hàm phụ thuộc vào trạng thái mạch d không có phương án nào đúng Các phương pháp mô tả mạch tuần tự: a Bảng chuyển đổi trạng thái b Bảng tín hiệu c Đồ hình trạng thái d Cả ba phương án trên đúng Các phần tử nhớ ghi dịch là: a Trigơ D b Trigơ RS c Trigơ JK d Bất kỳ loại trigơ nào phải đưa dạng trigơ D 10 Cần bao nhiêu trigơ để thực tạo ghi dịch bit: a b c d 11 Bằng cách nào tạo Trigơ Chính - phụ (MS): a Từ hai trigơ cùng loại đồng b Từ hai trigơ cùng loại c Từ ba trigơ cùng loại d Từ trigơ cùng loại 12 Bộ đếm mã Johnson là: a Bộ đếm vòng b Bộ đếm vòng xoắn c Bộ đếm nhị phân d Cả ba phương án trên đúng 13 Một đếm nhị phân bit thì tần số lối bit có trọng số lớn so với tần số xung nhịp: a nhỏ lần b nhỏ lần c nhỏ lần 110 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic d nhỏ 16 lần 14 Trên đếm đồng bộ, các lối vào Clock a phải nối với tầng LSB đếm b phải nối với tầng MSB đếm c là chung cho tầng đếm d phải là dạng xung phát theo kiểu đơn bước CÁC LỐI RA HOẠT ĐỘNG Ở MỨC THẤP CÁC LỐI VÀO PHÁT XUNG HOẠT ĐỘNG Ở MỨC CAO CÁC LỐI RA DỮ LIỆU HOẠT ĐỘNG Ở MỨC THẤP CÁC LỐI VÀO DỮ LIỆU HOẠT ĐỘNG Ở MỨC CAO HOẠT ĐỘNG Ở MỨC THẤP Hình 15 Với IC xuất trên hình 1, chân CLEAR a xoá tất lối IC b lập tất lối IC c Chỉ xoá các lối từ QD đến QA d Chỉ xoá các lối CARRY và BORROW 16 Nếu các lối vào LS 193 có giá trị là 1010, thì các lối đếm là: a hiển thị giá trị 1010 sau chức LOAD kích hoạt b hiển thị giá trị 0101 là giá trị đảo 1010 sau chức LOAD kích hoạt c hiển thị giá trị 1010 sau xung clock d tăng lên không thể giảm xuống 17 Các lối CARRY và BORROW đếm LS 193: a bình thường mức thấp và phát xung hoạt động mức cao b có thể đưa lên mức cao cách kích hoạt chức LOAD c có thể đưa xuống mức thấp cách kích hoạt chức CLEAR d bình thường mức cao và phát xung hoạt động mức thấp 18 Trên đếm LS 193, đếm thực đếm tiến: a chân DOWN cấp xung và chân UP nối lên VCC 111 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic b chân UP cấp xung và chân DOWN nối lên VCC c chân UP và DOWN cấp xung đồng thời d chân UP và DOWN nối lên VCC 19 Trên đếm LS 193, đếm thực đếm lùi: a chân DOWN cấp xung và chân UP nối lên VCC b chân UP cấp xung và chân DOWN nối lên VCC c chân UP và DOWN cấp xung đồng thời d chân UP và DOWN nối lên VCC 20 Một đếm không đồng bit thì cung cấp hệ số chia tần hay hệ số chia số đếm là bao nhiêu : a 32 b 16 c d Không có trường hợp nào trên 21 Với đếm không đồng bộ, qua trigơ thì lối nó chia tần số đầu vào làm : a b c 10 d 16 22 Tần số đầu vào đếm không đồng bit là 100KHz Vậy tần số đầu lối có trọng số lớn (MSB) là bao nhiêu ? a 100 KHz b 50 KHz c 12,5 KHz d 6, 25 KHz 23 Khi tần số xung nhịp đếm không đồng tăng thì : a Các đầu vào xoá (CLEAR) và lập (SET) không điều khiển tất các trigơ đếm b Chức các đầu vào xoá (CLEAR) và lập (SET) không bị ảnh hưởng gì c Tăng khả đếm lớn nó d Giảm khả đếm lớn nó 24 Một xung clock vào : a Cho phép đếm không đồng chạy chế độ không đồng 112 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic b Xác định số đếm lớn đếm không đồng c Thay đổi các chế độ hoạt động đếm không đồng d Chuyển đếm không đồng thành đếm nối tiếp 25 Khi phát xung vào đếm không đồng thì xung clock là : a Tín hiệu điều khiển tất các đầu vào b Tín hiệu điều khiển tầng LSB đếm c Tín hiệu điều khiển tầng MSB đếm d Trạng thái tĩnh 26 Khi chân CLEAR (xoá) đếm không đồng đưa xuống mức thấp thì đếm : a Không tiếp nhận xung xoá vì xung CLOCK chạy tự b Tiếp nhận xung xoá, lúc này tất các đầu không đảo đặt cố định mức thấp c Tiếp nhận xung xoá, lúc này tất các đầu không đảo đặt tạm thời mức thấp d Dao động giá trị đếm lớn và giá trị nhỏ 27 Khi chân SET (lập) đếm không đồng đưa xuống mức thấp thì đếm: a Không tiếp nhận xung lập vì xung CLOCK chạy tự b Tiếp nhận xung lập, lúc này tất các đầu không đảo đặt cố định mức cao c Tiếp nhận xung lập, lúc này tất các đầu không đảo đặt tạm thời mức cao d Dao động giá trị đếm lớn và giá trị nhỏ 28 Một đếm không đồng coi là đếm nối tiếp là vì : a Tất các đầu thay đổi đồng thời b Một tín hiệu xung nhịp điều khiển tất các trigơ c Tất các đầu là đảo d Các trigơ đếm hoạt động theo phương pháp chuỗi cánh hoa (daisy-chaind) (Điều này có nghĩa là lối trigơ trước điều khiển lối vào trigơ sau) 29 Hệ số chia tần số cho đếm không đồng bit là : a 1, 2, và b 1, 2, và 16 c 2, 4, và 16 d Tất các trường hợp trên, phụ thuộc vào tần số xung clock 113 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic 30 Nếu đếm không đồng bit có các lối đảo thì chúng a Đếm từ 15 → b Đếm từ → 15 c Luôn là d Luôn là 15 31 Cần bao nhiêu chu kỳ xung clock đầu vào để phát chu kỳ hoàn chỉnh lối có trọng số lớn (MSB) đếm không đồng bit a 32 b 16 c d Không có trường hợp nào trên 32 Các Trigơ JK sử dụng đếm không đồng xây dựng cách: a Nối lối vào J và K với VCC và vô hiệu hoá các lối vào CLR (xoá) và PR (lập) b Cấu trúc mạch Trigơ JK giống mạch Trigơ T c Nối tất các lối vào J, K, CLR và PR với VCC d Sử dụng cấu trúc nào trên 33 Cho đếm hình Cho biết đây là đếm Mod mấy? '1' J0 Q J1 Q J2 Q > > > K0 Q K1 K2 Q Hình Clock a Mod b Mod c Mod d Mod 34 Cho đếm hình Cho biết đây là đếm Mod mấy? 114 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic J0 Q '1' > Clock '1' K0 Q '1' J1 Q J2 Q > > K2 Q K1 Q1 '1' Hình a Mod b Mod c Mod d Mod 35 Cho đếm hình Cho biết đây là đếm Mod mấy? '1' J0 Q J1 Q J2 Q > > > K0 Q K1 K2 Q Hình Clock a Mod b Mod c Mod d Mod 36 Thiết kế đếm Mod đồng 37 Thiết kế đếm Mod không đồng 38 Bộ ghi dịch bạn reset Sau sườn dương xung clock tất lối mức cao Kết luận bạn các lối vào liệu là: a đặt mức thấp b Lần lượt thay đổi hai trạng thái cao và thấp c Lần lượt thay đổi hai trạng thái thấp và cao 115 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 4: Mạch logic d đặt mức cao 39 Nếu mạch bạn thiết kế để dịch trái liệu vào nối tiếp, sau đó luồng bit liệu chuyển động từ: a Trái qua phải b Từ phải qua trái c Một hai trường hợp trên d Không có trường hợp nào trên 40 Nếu mạch bạn định hình để dịch phải liệu vào nối tiếp, sau đó luồng bit liệu chuyển động từ: a Trái qua phải b Từ phải qua trái c Một hai trường hợp trên d Không có trường hợp nào trên 116 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 5: Mạch phát xung và tạo dạng xung CHƯƠNG 5: MẠCH PHÁT XUNG VÀ TẠO DẠNG XUNG GIỚI THIỆU Hầu hết các hệ thống kỹ thuật số yêu cầu vài loại dạng sóng định thời, ví dụ nguồn xung dao động cần thiết cho tất các hệ thống định thời Trong các hệ thống kỹ thuật số, dạng sóng xung vuông thường sử dụng Sự tạo các dạng sóng xung vuông gọi là đa hài Có ba loại đa hài: • Bộ dao động đa hài (chạy tự do) • Bộ đa hài đơn ổn (một nhịp) • Bộ đa hài hai trạng thái ổn định (trigơ) Một dao động đa hài là dao động để tạo dạng xung Nó có hai trạng thái chuẩn mà không yêu cầu kích hoạt từ bên ngoài Bộ này thường dùng làm xung điều khiển cho các mạch Một đa hài đơn ổn có trạng thái ổn định, tức là điều kiện trạng thái ổn định thì đầu nó cố định Đầu này trạng thái LOW trạng thái HIGH Mạch này cần xung kích khởi từ bên ngoài mạch chuyển sang trạng thái khác Mạch này giữ nguyên trạng thái cũ khoảng thời gian, khoảng thời gian này phụ thuộc vào các thành phần dùng mạch Trạng thái mạch này xem là trạng thái ổn định vì nó phục hồi trở trạng thái ổn định mà không cần xung kích hoạt nào từ bên ngoài Độ rộng xung kích khởi nhỏ, độ rộng xung đầu phụ thuộc vào khoảng thời gian mà mạch giữ lại trạng thái ổn định Mạch này gọi là mạch nhịp (one-shot) vì xung kích khởi tạo xung độ rộng xung lại khác Mạch này hữu dụng vì nó có thể tạo xung tương đối dài (hàng chục mili giây) từ xung hẹp, đó nó còn gọi là giảm xung (pulse stretcher) Ví dụ, vi xử lý có thể phát tín hiệu cho thiết bị bên ngoài để in nội dung nào đó cách truyền qua xung Thiết bị đầu nói chung có tốc độ chậm vi xử lý, đó nó yêu cầu xung tín hiệu khoảng thời gian lâu Điều này đạt mạch giao tiếp có chứa đa hài đơn ổn Một mạch đa hài đó hai trạng thái ổn định thì gọi là mạch đa hài hai trạng thái ổn định hay trigơ Mạch này thực việc chuyển tiếp từ trạng thái ổn định này sang trạng thái ổn định khác lúc xung kích khởi áp vào Mạch này thường dùng làm các thành phần nhớ các hệ thống kỹ thuật số và đã thảo luận chương Chương này tập trung vào sơ đồ, nguyên tắc hoạt động, ứng dụng các mạch dao động đa hài, mạch dao động đa hài đợi, trigơ Schmitt dựa trên các cổng TTL, CMOS và IC định thời 555 Sau chương này độc giả có thể tự thiết kế các mạch dao động theo các yêu cầu cho các ứng dụng khác 117 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 5: Mạch phát xung và tạo dạng xung NỘI DUNG 5.1 MẠCH PHÁT XUNG 5.1.1 Mạch dao động đa hài cổng NAND TTL Cổng NAND làm việc vùng chuyển tiếp có thể khuếch đại mạnh tín hiệu đầu vào Nếu cổng NAND ghép điện dung thành mạch vòng hình 5-1 ta dao động đa hài.VK là đầu vào điều khiển, mức cao mạch phát xung, và mức thấp mạch ngừng phát Hình 5-1 Bộ dao động đa hài cấu trúc cổng NAND Nếu các cổng I và II thiết lập điểm công tác tĩnh vùng chuyển tiếp và VK = 1, thì mạch phát xung nối nguồn Nguyên tắc làm việc mạch sau: Giả sử tác động nhiễu làm cho Vi1 tăng chút, xuất quá trình phản hồi dương sau: Khi đó, cổng I nhanh chóng trở thành thông bão hoà, cổng II nhanh chóng ngắt, mạch bước vào trạng thái tạm ổn định Lúc này, C1 nạp điện và C2 phóng điện theo mạch đơn giản hoá thể hình 5-2 C1 nạp đến Vi2 tăng đến ngưỡng thông VT, mạch xuất quá trình phản hồi dương sau: Kết quá trình này là: cổng I nhanh chóng ngắt còn cổng II thông bão hoà, mạch điện bước vào trang thái tạm ổn định Lúc này C2 nạp điện còn C1 phóng Vi1 ngưỡng thông VT làm xuất quá trình phản hồi dương đưa mạch trạng thái ổn định ban đầu Mạch không ngừng dao động, bỏ qua điện trở đầu các cổng NAND, dựa vào hình 5-2 giản đồ xung mạch thể trên hình 5-3 118 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 5: Mạch phát xung và tạo dạng xung V H2 + - V H2 R1 R f2 V L1 EC R f2 R1 V i2 C1 V i2 EC V L1 + - C1 C2 + - R f1 V H2 V H2 C2 + V L1 V i1 V i1 R f1 V L1 Hình 5-2 Mạch vòng nạp phóng điện tụ C1, C2 Hình 5-3 Dạng sóng gần đúng điện áp các điểm trên mạch dao động đa hài Vì thời gian nạp điện nhanh thời gian phóng, nên thời gian trì trạng thái ổn định tạm thời phụ thuộc vào thời gian nạp điện hai tu điện C1 và C2 Từ hình 5-2 ta có thời gian nạp điện tu C1 là τ1 = (Rf2 // R1) C1, thời gian để Vi2 nạp điện đến VT là: t M = (R f // R )C1 ln 2VOH − (VT + VOL ) VOH − VT Nếu Rf1=Rf2=Rf, C1=C2=C, VOH=3 V, VOL=0,35 V, VT = 1,4 V thì ta có: T ≈ 2(R f // R )C T là chu kỳ tín hiệu đa hài lối 119 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 5: Mạch phát xung và tạo dạng xung 5.1.2 Mạch dao động đa hài vòng RC Hình 5-4 Bộ dao động vòng và dạng sóng Bộ dao động vòng có cấu trúc gồm cổng NAND mắc nối tiếp hình 5-4 Phản hồi dương từ Vo đến Vi1 làm cho mạch này không có trạng thái ổn định Tần số tín hiệu lối phụ thuộc vào thời gian trễ cổng NAND, và không thể điều chỉnh tần số này Tần số mạch phát điều chỉnh mạch trễ RC mắc thêm vào mạch hình 5-5 Tần số dao động mạch điều chỉnh thông qua giá trị tụ điện C và điện trở R Hình 5-5 Bộ dao động đa hài có mạch RC 5.1.3 Mạch dao động đa hài thạch anh Để có các tín hiệu đồng hồ có tần số chính xác và có độ ổn định cao, các mạch đa hài trình bày trên đây không đáp ứng Tinh thể thạch anh thường sử dụng các trường hợp này Thạch anh có tính ổn định tần số tốt, hệ số phẩm chất cao dẫn đến tính chọn lọc tần số cao Hình 5-6 là mạch dao động đa hài điển hình sử dụng tinh thể thạch anh Tần số mạch dao động phụ thuộc vào tinh thể thạch anh mà không phụ thuộc vào giá trị các tụ điện và điện trở mạch Hình 5-6 Mạch dao động đa hài thạch anh 5.1.4 Mạch dao động đa hài CMOS Hình 5-7a là mạch dao động đa hài sử dụng hai cổng NOR CMOS và các linh kiện định thời trở và tụ Giản đồ xung mạch thể trên hình 5-7b Chu kỳ dao động mạch tính gần đúng sau: 120 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 5: Mạch phát xung và tạo dạng xung Hình 5-7 Bộ dao động đa hài dùng cổng NOR CMOS và giản đồ xung ⎛ ED E ⎞ + D ⎟⎟ T = T1 + T2 = RC ln⎜⎜ ⎝ E D − VT VT ⎠ Nếu giả thiết VT = ED/2 thì T1 = T2, đó T = RCln4 ≈ 1,4RC 5.2 TRIGƠ SCHMIT EC R1 Vi R2 R4 D1 A R5 T2 P D0 Đầu vào R7 T4 D3 T1 Vo T D4 T5 R3 Mạch Schmit Z R6 Đầu Ra Hình 5-8 Sơ đồ nguyên lý trigơ Schmit Hình 5-8 là sơ đồ nguyên lý trigơ schmitt, hay còn gọi là đảo pha trigơ schmit Nó gồm phần: mạch đầu vào, mạch schmit và tầng công suất lối Nguyên tắc làm việc mạch sau: Nếu VB1 mức thấp thì T1 ngắt, T2 thông bão hoà và ngược lại VB1 mức cao thì T1 thông bão hoà, T2 ngắt Khi VB1 tăng từ mức thấp lên mức cao đến trị số VBE1 = VB1 - ILR3 = 0,5 V thì T1 bắt đầu chuyển từ trạng thái ngắt vào trạng thái khuếch đại Do VB1 tiếp tục tăng nên VCE1 = VBE2 giảm xuống Sau T2 rời khỏi trạng thái bão hoà mà VB1 tiếp tục tăng thì xảy quá trình phản hồi dương sau: 121 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 5: Mạch phát xung và tạo dạng xung Nhờ phản hồi dương mạch điện nhanh chóng chuyển sang trạng thái T1 thông bão hoà, T2 ngắt Nếu VB1 sau tăng đến cực đại thì bắt đầu giảm; VB1 giảm đến mức làm T1 khỏi vùng bão hoà, T2 khỏi vùng ngắt thì mạch điện lại xảy quá trình phản hồi dương sau: Kết mạch điện nhanh chóng lật sang trạng thái T1 ngắt, T2 thông bão hoà Chúng ta gọi giá trị điện áp đầu vào VI quá trình tăng lên nó đạt đến ngưỡng làm lật mạch schmit để đầu từ mức cao xuống mức thấp là ngưỡng trên VT+ và giá trị ngược lại là ngưỡng trigơ schmit VT-(hình 5- 9) Hiệu điện áp tương ứng với ngưỡng trên và ngưỡng gọi là đọ chênh lệch điện áp chuyển mạch ΔV = VT+ - VT- Hình 5-9 Dạng sóng đầu vào VI và đầu VO trigơ schmit Trigơ schmit thực chất là so sánh hai ngưỡng nên nó dùng ứng dụng khác như: Các mạch dao động, các mạch so sánh, lọc nhiễu v.v 5.3 MẠCH ĐA HÀI ĐỢI Mạch đa hài đợi có trạng thái ổn định và trạng thái tạm ổn định Khi có tác dụng xung ngoài, mạch có thể chuyển đổi từ trạng thái ổn định sang trạng thái tạm ổn định Sau trì thời gian, mạch tự động quay lại trạng thái ổn định Thời gian tạm ổn định phụ thuộc vào các thông số mạch mà không phụ thuộc vào xung kích Mạch đa hài ứng dụng các mach định thời, tạo dạng xung, trễ v.v 5.3.1 Mạch đa hài đợi CMOS Mạch đa hài đợi kiểu vi phân ED R Vo1 VI C V i2 Vo Hình 5-10 Đa hài đợi kiểu vi phân dùng cổng NOR CMOS 122 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 5: Mạch phát xung và tạo dạng xung ED VI ED VO1 ED VT VI2 ED VO2 TW Hình 5-11 Dạng song mạch đa hài đơi kiểu vi phân Hình 5-10 là sơ đồ nguyên lý mach đa hài đợi kiểu vi phân Tại trạng thái ổn định, VI=0 thì VO1=ED, VI2=ED, VO2=0 Khi có xung kích thích lối vào làm cho cổng nhanh chóng cấm và lối 0, xem giản đồ 6-11 Mạch điện RC nạp điện cho tụ điện C Trong quá trình nạp, điện áp VI2 tăng dần đến ngưỡng VT và làm cổng đóng, điện áp VO2=0 Khi đó, cổng nhanh chóng chuyển trạng thái cấm và làm cho mạch đa hài đợi trở trạng thái ổn định Độ rộng xung đầu mạch xác định công thức sau: TW = ( R + R0 ) C ∗ ln ED ED −VT đó R0 là điện trở đầu cổng 1, VT=ED/2 thì TW = 0, ( R + R0 ) C Mạch đa hài đợi kiểu tích phân Hình 5-12 Đa hài đợi kiểu tích phân dùng cổng NOR CMOS 123 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 5: Mạch phát xung và tạo dạng xung ED VI VO1 VI2 VT VO TW Hình 5-13 Dạng sóng mạch đa hài đơi kiểu tích phân Hình 5-12 biểu diễn sơ đồ nguyên lý mạch đa hài đợi kiểu tích phân Tại trạng thái ổn định, VI=1 thì VO1=0, VI2=0, VO2=0 Khi lối vào VI chuyển từ xuống lối VO2 nhảy từ trạng thái lên và đồng thời mạch RC bắt đầu tích điện cho tụ điện C, điện áp VI2 = VT điện áp lối VO2 chuyển xuống trạng thái Sau khi hết xung lối vào tụ điện phóng điện thông qua trở R và mạch trở trạng thái ổn định Độ rộng xung lối mạch đa hài đợi tính theo công thức: TW = ( R + R0 ) C ∗ ln ED ED −VT đó R0 là điện trở đầu cổng 1, VT=ED/2 thì TW = 0, ( R + R0 ) C Mạch đa hài đợi dùng trigơ Schmitt Dưạ vào đặc tính so sánh trigơ Schmitt, mạch nguyên lý trên hình 5-14 là đa hài đợi Độ rộng xung lối phụ thuộc vào ngưỡng trên trigơ Schmitt và giá trị tụ điện C và điện trở R theo công thức sau: TW = RC ∗ ln ED ED −VT+ VT=ED/2 thì TW = 0, RC VI ED R V VI C V Vo VT+ Vo TW 124 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 5: Mạch phát xung và tạo dạng xung Hình 5-14 Sơ đồ nguyên lý và giản đồ thời gian mạch đa hài dùng trigơ Schmitt 5.3.2 Mạch đa hài đợi TTL Hình 5-15 là sơ đồ nguyên lý mạch đa hài đợi họ TTL, đó các cổng 1, 2, cấu trúc lên mạch flip-flop, cổng 4,5 là mạch tạo dạng xung Các cổng này thuộc họ TTL nên có mức logic là 3,6 V và logic là 0,3 V Đầu vào V2 biểu thị sử dụng mạch đảo Mạch đảo này thông bão hoà thì V2 ~ 0,7 V, còn ngưỡng thông nó cỡ 0,6 V Tại trạng thái ổn định P = P’ = Mạch đảo đầu vào V2 là khuếch đại transistor emitter chung trạng thái bão hoà và đó V2 = 0,7 V, V3 = , V1 = 1, Q = 0, Q = Khi có xung dương tác động đầu vào thì P = 1, P’ = 1, V1 = 0, Q = 1, Q = 0, mạch trạng thái tạm ổn định Do Q = khoá cổng 4, nên sau bị kích thích sườn dương xung P thì mạch bị cách ly khỏi xung P E C =5V P Q P' Q V1 V2 V3 Hình 5-15 Sơ đồ nguyên lý mạch đa hài đợi họ TTL Vì điện áp trên tụ C không tăng đột biến nên V1 từ mức cao 3,6 V đột biến xuống 0,3 V thì V2 từ mức 0,7 V đột biến xuống -2,6 V Bắt đầu quá trình nạp điện tụ điện C V2 tăng dần lên Khi V2 Tăng lên đến ngưỡng thông 0,6 V thì sinh quá trình phản hồi dương sau: V2 ↑→ V3 ↓→ V1 ↑→ Q ↓ Quá trình này làm mạch nhanh chóng trở trạng thái ổn định ban đầu V3 = , V1 = 1, Q = 0, Q = Tiếp đó tụ điện C phóng điện, V2 hồi phục 0,7 V Hình 5-16 giản đồ xung mạch đa hài đợi họ TTL với giả thiết thời gian trễ truyền đạt các cổng và đảo pha tpd Độ rộng xung tính theo công thức TW = 0, RC Mạch dao động đa hài đợi thiết kế sẵn số họ IC TTL 74LS121, 74LS123 … cách thay đổi các giá trị tụ và trở mắc ngoài cho các xung lối mong muốn 125 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 5: Mạch phát xung và tạo dạng xung V1 V2 V3 t (t pd ) Hình 5-16 Giản đồ xung mạch dao động đa hài đợi TTL với giả thiết độ trễ các cổng là tpd 5.4 IC ĐỊNH THỜI Bộ định thời 555 sử dụng rộng rãi các dao động đa hài, đa hài đợi, và các so sánh v.v… Hình 5-17 là sơ đồ khối nguyên lý IC định thời này, đó chức các chân bảng sau: Chân Chức Chân Chức Đất - GND Điện áp điều khiển Chân kích thích Chân ngưỡng Đầu Đầu phóng điện Xoá - Reset Nguồn - Vcc Bảng chức IC 555 TH X > EC < EC X TRIG X > EC > EC > EC R L OUT DIS L Thông H L Thông H H Không đổi Không đổi H Ngắt 126 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 5: Mạch phát xung và tạo dạng xung 5K - + So sánh Bộ điều khiển Trigơ 5K + So sánh Tầng công suất lối 5K Hình 5-17 Sơ đồ khối nguyên lý IC định thời 555 Một vài ứng dụng IC định thời 555 1) Trigơ Schmitt Hình 5-18 là sơ đồ nguyên lý trigơ schmitt dùng IC 555 Với sơ đồ này ngưỡng trên VT + = ∗ EC1 và ngưỡng VT − = ∗ EC1 Độ chênh lệch điện áp 3 ΔV = VT + −VT − = ∗ EC1 Nếu đưa điện áp vào đầu vào C-V thì có thể điều chỉnh VT+, VT- và ΔV E C1 E C2 R4 R1 VI VO2 R2 R3 VO1 Hình 5-18 Mạch trigơ Schmitt dùng IC 555 127 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 5: Mạch phát xung và tạo dạng xung 2) Mạch đa hài đợi Hình 5-19 là sơ đồ nguyên lý và giản đồ thời gian mạch đa hài đợi dùng IC 555, đó RC là mạch định thời Độ kéo dài xung lối xác định công thức TW ≈ RC ln ≈1,1RC Mạch dao động đa hài đợi này yêu cầu độ rộng xung lối vào nhỏ độ rộng xung lối ra, nó lớn thì yêu cầu dùng thêm mạch vi phân lối vào VI VC VO EC 2E C / EC TW Hình 5-19 Mạch đa hài đợi dùng IC 555 và dạng sóng 3) Mạch đa hài 2E C / EC VC R1 2E C / EC 0,01 μF R2 VO VC VO TM1 TM2 T Hình 5-20 Mạch đa hài dùng IC 555 và dạng sóng Hình 5-20 là sơ đồ mạch đa hài và dạng sóng, điện trở R1, R2 và tụ điện C đóng vai trò là mạch định thời Chu kỳ đao động tín hiệu lối xác định thông qua thời gian phóng và nạp tụ điện C sau: TM = ( R1 + R2 ) C ∗ ln = 0, ( R1 + R2 ) C TM = R2C ∗ ln = 0, R2C T = TM + TM = 0, ( R1 + R2 ) C f = 1/ T = 1, 43 ( R1 + R2 )C Như ta thấy xung lối có độ lấp đầy phụ thuộc vào điện trở R1 và R2 và không thể tạo xung vuông với độ lấp đầy 50% thông qua việc thay đổi giá trị R1 và R2 Để có xung vuông với độ lấp đầy 50%, người ta sử dụng mạch có thêm diode đó trở phóng và 128 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 5: Mạch phát xung và tạo dạng xung nạp điện cho Tụ có thể thay đổi độc lập và tạo xung mong muốn Hình 5-21 là sơ đồ nguyên lý mạch đa hài dùng IC 555 mà độ lấp đầy có thể thay đổi EC 0,01 μF R1 555 VO R2 VC C Hình 5-21 Mạch đa hài điều chỉnh độ lấp đầy xung dùng IC 555 TÓM TẮT Trong chương này chúng ta đã tìm hiểu các mạch tạo xung Mạch dao động xung tự kích không cần tín hiệu ngoài đưa vào; sau cấp nguồn chiều mạch tự động sinh xung vuôn Thuộc loại dao động tự kích này có các mạch: dao động đa hài cổng NAND họ TTL, dao động vòng, dao động thạch anh, dao động đa hài CMOS Mạch tạo dạng xung không tự động phát xung có thể biến tín hiệu đàu vào hình dạng khác thành xung vuông theo yêu cầu mạch số Trong số mạch tạo dạng xung, chúng ta đã tìm hiểu: trigơ Schmit và đơn ổn Cách mạch phát xung và tạo dạng xung trên đây, ngoài dùng làm xung đồng hồ còn có ứng dụng vo cùng rộng rãi các hẹ thống xung - số Bộ dao động đa hài thường dùng làm tạo xung chuẩn thời gian và chuẩn tần số Mạch đơn ổn thường dùng để định thời và làm trễ xung Trigơ Schmit ngoài ứng dụng tạo dạng xung còn ứng dụng so sánh mức và giám sát mức… CÂU HỎI ÔN TẬP Trong mạch dao động đa hài dùng cổng NAND họ TTL, hình 5-1, giá trị trị điện trở Rf1 = 5*Rf2 = 10 kΩ, giá trị C1 = C2 = μF thì mạch có hoạt động không? đạng tín hiệu tương đối lối nào? Hình 5-1 Bộ dao động đa hài cấu trúc cổng NAND 129 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 5: Mạch phát xung và tạo dạng xung a Lối luôn mức logic thấp b Lối luôn mức logic cao c Tín hiệu lối là xung vuông với độ lấp đầy nhỏ 50% d Tín hiệu lối là xung vuông có độ lấp đầy lớn 50% Với câu hỏi câu và giả thiết R1= kΩ, tính tần số dao động mạch và vẽ dạng sóng lối a f = 28 Hz và dạng sóng lối có dạng : b f=28 Hz và dạng sóng lối có dạng : c f=28 Hz và dạng sóng lối có dạng : d f=0 Hz và dạng sóng lối có dạng : Đặc điểm bật mạch dao động đa hài dùng thạch anh là gì? a Biên độ tín hiệu lối ổn định b Tần số tín hiệu lối ổn định c Biên độ lối có thể điều chỉnh d Tần số lối có thể điều chỉnh Trong mạch dao động đa hài dùng thạch anh hình 5-6, không có tụ C1, lối thạch anh nối trực tiếp với dầu vào cổng NAND thứ hai thì mạch: Hình 5-6 Mạch dao động đa hài thạch anh a Không dao động lối luôn thấp b Không dao động lối luôn cao c Có xung lối tần số thay đổi d Tần số xung lối không thay đổi Đặc điểm quan trọng trigơ Schmitt là gì? 130 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 5: Mạch phát xung và tạo dạng xung a Tần số hoạt động cao b Tính chống nhiễu cao vì nó hoạt động so sánh hai ngưỡng c Công suất tiêu thụ thấp d Là so sánh ngưỡng Mạch có sơ đồ nguyên lý hình sau có chức nào? V+ a Bộ so sánh ngưỡng - b Trigơ Schmitt Vi Opam c Mạch dao động đa hài Vo + d Mạch dao động đa hài đợi VR R Với mạch điện câu hỏi 6, tín hiệu lối vào có dạng tín hiệu hình sau, tín hiệu lối nằm hình nào +V +V/2 Hình a -V/2 -V +V +V/2 +V +V/2 -V/2 -V -V/2 -V +V +V/2 -V/2 -V Hình c Hình b +V +V/2 -V/2 -V Hình d 131 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 5: Mạch phát xung và tạo dạng xung a Hình a b Hình b c Hình c d Hình d Chức mạch đa hài đợi là gì? a Là mạch phát xung vuông b Là mạch dao động đa hài có chân điều khiển c Là mạch dao động đa hài có trạng thái ổn định và trạng thái tạm ổn định d Là mạch phát xung điều hoà Trong mạch đa hài đợi kiểu vi phân hình 5-10, xung điều khiển có độ rộng lớn xung đa hài đợi lối thì : a Mạch hoạt động bình thường b Tín hiệu lối luôn c Tín hiệu lối luôn d Xung lối xung lối vào 10 Trong mạch đa hài hình 5-20, điện trở R2 bị nối tắt thì: a Mạch phát xung và tần số lối phụ thuộc vào giá trị R1 và C b Xung lối là xung vuông có độ lấp đầy là 50% c Mạch phát xung tần số cao d Không có tín hiệu lối 132 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 6: Bộ nhớ bán dẫn CHƯƠNG 6: BỘ NHỚ BÁN DẪN GIỚI THIỆU Bộ nhớ bán dẫn thay các loại nhớ vật liệu từ Các tiến công nghệ bán dẫn thời gian gần đây đã cung cấp nhiều mạch nhớ loại MSI và LSI có độ tín cậy cao và giá thành hạ Vào đầu thập kỷ 60 kỷ 20, giá thành thương phẩm bit nhớ vào khoảng USD Đến (những năm đầu kỷ 21), giá thương phẩm 128 Mbyte vào khoảng 20 USD Như giá thành thương phẩm bit nhớ sau khoảng 40 năm đã giảm khoảng 105.106 lần Bộ nhớ bán dẫn điển hình có các tế bào nhớ xếp theo hình chữ nhật, gắn khối hộp nhỏ nhựa dạng DIP (Dual in line package) Tế bào nhớ là mạch trigơ, transistor hay mạch có khả tích trữ điện tích, tế bào nhớ này dùng để lưu trữ bit tin Trong phần này giới thiệu số nhớ bán dẫn NỘI DUNG 6.1 KHÁI NIỆM CHUNG 6.1.1 Khái niệm Bộ nhớ là thiết bị có khả lưu trữ thông tin (nhị phân) Muốn sử dụng nhớ, trước tiên ta phải ghi liệu và các thông tin cần thiết vào nó, sau đó lúc cần thiết phải lấy liệu đã ghi trước đó để sử dụng Thủ tục ghi vào và đọc phải kiểm soát chặt chẽ, tránh nhầm lẫn nhờ định vị chính xác vị trí ô nhớ và nội dung nó theo mã địa 6.1.2 Những đặc trưng chính nhớ 6.1.2.1 Dung lượng nhớ Dung lượng nhớ là số bit thông tin tối đa có thể lưu giữ nó Dung lượng có thể biểu thị số từ nhớ n bit Từ nhớ n bit là số bit (n) thông tin mà ta có thể đọc ghi đồng thời vào nhớ Ví dụ: Một nhớ có dung lượng là 256 bit; nó có cấu trúc để có thể truy cập cùng lúcc bit thông tin, thì ta có thể biểu thị dung lượng nhớ là 32 từ nhớ x bit = 32 byte 6.1.2.2 Cách truy cập thông tin Các nhớ có thẻ có hai cách truy cập thông tin Truy cập trực tiếp, hay còn gọi là truy cập ngẫu nhiên (random access) Ở cách này, không gian nhớ chia thành nhiều ô nhớ Mỗi ô nhớ chứa từ nhớ n bit và có địa xác định, mã hoá số nhị phân k bit Như vậy, người sử dụng có thể truy cập trực tiếp thông tin ô nhớ có địa nào đó nhớ Mỗi nhớ có k bit địa có 2k ô nhớ và có thể ghi 2k từ nhớ n bit 133 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 6: Bộ nhớ bán dẫn Truy cập liên tiếp (serial access) hay còn gọi là kiểu truy cập Các đĩa từ, băng từ, trống từ, ghi dịch…có kiểu truy cập này Các bit thông tin đưa vào và lấy cách 6.1.2.3 Tốc độ truy cập thông tin Đây là thông số quan trọng nhớ Nó đặc trưng thời gian cần thiết để truy cập thông tin Thời gian truy cập thông tin các nhớ truy cập kiểu trực tiếp gồm thời gian tìm địa ô nhớ và thời gian đọc/viết thông tin trên đó Thời gian truy cập thông tin phụ thuộc chủ yếu vào công nghệ chế tạo Với công nghệ MOS thì thời gian truy cập khoảng 30 đến vài trăm ns Ở các nhớ truy cập kiểu tuần tự, thời gian truy cập phụ thuộc vào vị trí thông tin cần truy cập tập tin (file) Đối với các băng từ, đĩa từ thời gian truy cập nó định nghĩa là thời gian trung bình cực truy cập thông tin và nằm khoảng vài msec đến nhiều sec 6.1.3 Phân loại BỘ NHỚ BÁN DẪN Bộ nhớ cố định ROM MROM PROM Bộ nhớ bán cố định EPROM EEPROM Bộ nhớ đọc/viết SRAM DRAM Dựa trên thời gian viết và cách viết, có thể chia thành nhớ cố định, nhớ bán cố định và nhớ đọc/viết Bộ nhớ có nội dung viết sẵn lần chế tạo gọi là nhớ cố định và ký hiệu là ROM (Read Only Memory) Sau đã viết (bằng mặt nạ-mask) từ nhà máy thì ROM loại này không viết lại đó chính là MROM PROM là dạng khác, các bit có thể viết thiết bị ghi người sử dụng lần (Programmable ROM) Bộ nhớ có thể đọc/ viết nhiều lần gọi là RAM (Random Access Memory) gồm hai loại: nhớ RAM tĩnh-SRAM (Static RAM) thường xây dựng trên các mạch điện tử trigơ và RAM động-DRAM (Dynamic RAM) xây dựng trên sở nhớ các điện tích tụ điện; nhớ này phải hồi phục nội dung đặn, không nội dung theo rò điện tích trên tụ Giữa ROM và RAM có lớp các nhớ gọi là EPROM (Erasable PROM), liệu đó có thể xoá tia cực tím và ghi lại được, EEPROM (Electric EPROM) có thể xoá dòng điện Các loại này còn gọi là nhớ bán cố định Các nhớ DRAM thường thoả mãn yêu cầu cần nhớ có dung lượng lớn; đó cần có tốc độ truy xuất lớn thì phải dùng các nhớ SRAM có giá thành đắt Nhưng hai loại này có nhược điểm là thuộc loại “bay hơi” (volatile), thông tin bị nguồn nuôi bị 134 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 6: Bộ nhớ bán dẫn ngắt Do các chương trình dùng cho việc khởi động PC BIOS thường phải nạp trên các nhớ ROM 6.1.4 Tổ chức nhớ Bộ nhớ thường tổ chức gồm nhiều vi mạch nhớ ghép lại để có độ dài từ và tổng số từ cần thiết Những chip nhớ thiết kế cho có đầy đủ số chức nhớ như: • Một ma trận nhớ gồm các ô nhớ, ô nhớ ứng với bit nhớ • Mạch logic giải mã địa ô nhớ • Mạch logic cho phép đọc nội dung ô nhớ • Mạch logic cho phép viết nội dung ô nhớ • Các đệm vào, đệm và mở rộng địa Cách tổ chức đơn giản là tổ chức theo từ (word organized) với chọn tuyến tính Một ma trận nhớ có độ dài cột số lượng từ W và độ dài hàng số lượng bit B từ Bộ chọn từ phải giải mã từ W, nghĩa là giải mã để có đầu cho từ nhớ Phương pháp này có thời gian truy nhập ngắn cần giải mã lớn tổng số từ lớn, đó làm tăng giá thành sản phẩm Kích thước phần giải mã địa giảm tổ chức ma trận nhớ và phần logic chọn từ cho phép giải mã hai bước Ma trận nhớ sử dụng giải mã hai bước ứng với từ vật lý và từ logic Từ vật lý bao gồm số lượng bit hàng ma trận Từ logic bao gồm số lượng bit tương ứng với từ logic nhận biết và gửi cùng lúc Cần hai giải mã: giải mã hàng để chọn từ vật lý và giải mã cột gồm có vài mạch hợp kênh chọn từ logic từ từ vật lý đã chọn Một từ vật lý chia thành S từ logic Bộ giải mã hàng là giải mã chọn từ W mà B = W/S và chọn cột chứa B hợp kênh đường từ S Ví dụ sơ đồ ROM dung lượng 2048 x (2048 từ, từ chứa bit) tổ chức giải mã hai bước hình 6- Ma trận nhớ là 128 x 128, có 128 = 27 từ vật lý Một từ vật lý chọn đường địa từ A0 đến A6 Bộ giải mã hàng chọn hàng từ 128 hàng Một từ vật lý chia thành 128/8 = 16 nhóm bit Nhóm thứ chứa bit có trọng số cao 16 từ logic Nhóm thứ hai chứa các bit cao 16 từ logic…Nhóm cuối cùng chứa nhứng bit thấp 16 từ logic, đó S = 16 Như vậy, giải mã cột gồm hợp kênh đường từ 16 đường để cung cấp từ locgic bit Những địa từ A7 đến A10 điều khiển các giải mã cột Trường hợp đặc biệt số phần tử từ vật lý sos bit từ vật lý thì đó là nhớ tổ chức theo bit có nghĩa là từ logic có độ dài bit 135 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 6: Bộ nhớ bán dẫn 7 Đệm vào A0-A6 Giải mã hàng từ 128 128 Ma trận ROM 128 x 128 bit 128 A7-A10 giải mã cột từ 16 Đệm CS 07,,,00 Hình 6-1 Một ví dụ giải mã hai bước cho ma trận ROM 128 x 128 Các đệm đảm bảo các mức logic mong muốn và cung cấp đủ dòng điện, ngoài nó còn có đầu collector hở trạng thái cho phép nối chung đầu vài chip với Bộ đệm điều khiển hay nhiều đầu vào chọn mạch CS (Chip Select), cho phép mở CE (Chip Enable) hay cho phép mở đầu ba trạng thái OE (Output Enable) 6.2 DRAM Cấu tạo DRAM Các ô nhớ xắp xếp theo hàng và cột ma trận nhớ Địa ô nhớ chia thành hai phần: địa hàng và cột Hai địa này đọc vào đệm cách Xử lý kiểu này gọi là hợp kênh, lý là để giảm kích thước giải mã, tức là giảm kích thước và giá thành vi mạch Quá trình dồn kênh địa này điều khiển các tín hiệu RAS (Row Access Strobe) và CAS (Column Access Strobe) Nếu RAS mức tích cực thấp thì DRAM nhận địa đặt vào nó và sử dụng địa hàng Nếu CAS mức tích cực thấp thì DRAM nhận địa đặt vào nó và sử dụng địa cột Một ô nhớ DRAM gồm có transistor trường MOS có trở lối vào lớn và tụ điện C là linh kiện lưu trữ bit thông tin tương ứng với hai trạng thái có không có điện tích trên tụ Tụ điện Transistor Cửa Điện cực Lớp ôxit n- Nguồn Lớp ôxit n- Máng Tra C Vùng lưu giữ điện tích Đế bán dẫn loại p WL BL Hình 6-2 Cấu tạo ô nhớ DRAM 136 CuuDuongThanCong.com https://fb.com/tailieudientucntt BL Chương 6: Bộ nhớ bán dẫn Transistor hoạt động công tắc, cho phép nạp hay phóng điện tích tụ thực phép đọc hay viết Cực cửa (Gate) transistor nối với dây hàng (còn gọi là dây từWL-Word Line) và cực máng (Drain) nối với dây cột (còn gọi là dây bit BL BL Bit Line), cực nguồn (Source) nối với tụ điện Điện áp nạp trên tụ tương đối nhỏ, vì cần sử dụng khuếch đại nhạy mạch nhớ Do dòng rò transistor nên ô nhớ cần nạp lại trước điện áp trên tụ thấp ngưỡng nào đó Quá trình này thực nhờ chu kỳ “làm tươi” (refresh), đó điện áp trên tụ xác định (ở trạng thái hay 1) và mức điện áp logic này viết lại vào ô nhớ Một số loại chip DRAM thường gặp là: TMS 4116: có dung lượng 16k x bit; 41256 có dung lượng 256k x bit Thời gian truy cập thông tin khoảng 150 nsec, công suất tiêu thụ khoảng 280 mW làm việc (khi chờ = 28 mW) Hình 6-3 là vỏ IC 41256 dung lượng 256k x bit Mạch cần 18 bit địa để mã hoá cho các địa hàng và cột; trên vỏ có Hình 6-3 IC 41256 đương địa từ A0 đến A8 Hai chân RAS, CAS hoạt động mức cao, dùng để điều khiển bit địa trên chip tới giải mã địa hàng hay cột 6.3 SRAM Một ô nhớ SRAM giữ thông tin trạng thái mạch trigơ Thuật ngữ “tĩnh” nguồn nuôi chưa bị cắt thì thông tin ô nhớ giữ nguyên Khác với ô nhớ DRAM, đây ô nhớ trigơ cung cấp tín hiệu số mạch nhiều vì đã có các transistor các ô nhớ, chúng có khả khuếch đại tín hiệu và đó có thể cấp trực tiếp cho các đường bit Trong DRAM, khuếch đại tín hiệu các khuếch đại cần nhiều thời gian và đó thời gian truy nhập dài Khi định địa các trigơ SRAM, các transistor bổ sung cho các trigơ, các giải mã địa chỉ…cũng đòi hỏi DRAM VCC Tra Tra Tra C WL BL Trs Trs WL BL BL BL Hình 6-4 Cấu tạo ô nhớ SRAM và DRAM Như DRAM, cực cửa transistor nối với đường từ và cực máng nối với cặp đường bit Nếu số liệu đọc từ ô nhớ, đó giải mã hàng kích hoạt đường dây từ WL tương ứng Hai transistor T dẫn và nối trigơ nhớ với cặp dây bit Như hai lối Q và Q 137 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 6: Bộ nhớ bán dẫn nối với các đường bit và các tín hiệu truyền tới khuếch đại cuối đường dây này Vì điện chênh lệch lớn nên xử lý khuếch đại nhanh DRAM (cỡ 10 ns ngắn hơn), đó chip SRAM cần địa cột sớm thời gian truy nhập không giảm Như SRAM không cần thực phân kênh các địa hàng và cột Sau số liệu ổn định, giải mã cột chọn cột phù hợp và cho tín hiệu số liệu tới đệm số liệu và tới mạch Viết số liệu thực theo cách ngược lại Qua đệm vào và giải mã cột, số liệu viết đặt vào khuếch đại phù hợp Cùng lúc đó giải mã hàng kích hoạt đường dây từ và làm transistor T dẫn Trigơ đưa số liệu lưu trữ vào cặp dây bit Tuy vậy, khuếch đại nhạy các transistor nên nó cấp cho các đường bit tín hiệu phù hợp với số liệu viết Do đó, trigơ chuyển trạng thái phù hợp với số liệu giữ giá trị đã lưu trữ phụ thuộc vào việc số liệu viết trùng với số liệu đã lưu trữ hay không Một số IC DRAM thường gặp là 2148, 2114-2 hãng Intel Dung lượng 1k x bit Thời gian truy cập thông tin khoảng 200 ns, công suất tiệu thụ 525 mW IC TMS 4016 dung lượng 2k x bit IC HM 6116, họ CMOS, dung lượng 2kbyte, thời gian truy cập là 120 nsec, công suất tiêu thụ làm việc là P = 180 mW (khi chờ ≈ μW) Hình 6-5 giới thiệu IC 6264, dung lượng kbyte, và bảng điều kiện thao tác nó Phương thức hoạt động Hình 6-5 Sơ đồ chân SRAM 6264 CS CS WE OE Không chọn H X X X Đọc L H H L Đọc không xuất liệu L H H H Ghi L H L L 6.4 BỘ NHỚ CỐ ĐỊNH - ROM Các chip RAM không thích hợp cho các chương trình khởi động các thông tin trên đó bị tắt nguồn Do phải dùng đến ROM, đó các số liệu cần lưu trữ viết lần theo cách không bay để nhằm giữ mãi 6.4.1 MROM 138 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 6: Bộ nhớ bán dẫn ROM lập trình theo kiểu mặt nạ gọi là MROM Nó chế tạo trên phiến silic theo số bước xử lý quang khắc và khếch tán để tạo tiếp giáp bán dẫn có tính dẫn điện theo chiều (như diode, transistor trường) Người thiết kế định rõ chương trình muốn ghi vào ROM, thông tin này sử dụng để điều khiển quá trình làm mặt nạ Hình 6-6 là ví dụ đơn giản sơ đồ MROM dùng diode Các dây hàng (i Các dây bit Chỗ giao các dây từ (hàng) và các Hình 6-6 MROM diode dây bit (cột) tạo nên phần tử nhớ (ô nhớ) Một diode đặt đó (hình vẽ) cho phép lưu trữ số liệu “0” Ngược lại vị trí không có diode thì cho phép lưu trữ số liệu “1” Khi đọc từ số liệu thứ i ROM, giải mã đặt dây từ đó xuống mức logic thấp, các dây còn lại mức cao Do diode nối với dây này phân cực thuận, đó nó dẫn làm cho điện lối trên các dây bit tương ứng mức logic thấp, các dây bit còn lại giữ mức cao Cả hai công nghệ MOS và lưỡng cực dùng để chế tạo MROM Thời gian truy nhập nhớ lưỡng cực khoảng từ 50 – 90 ns, nhớ MOS lâu khoảng 10 lần Do đó ROM lưỡng cực nhanh và có khả kích hoạt tốt mạch nhớ MOS cùng dung lượng có kích thước nhỏ và tiêu thụ lượng ít 6.4.2 PROM PROM gồm có các diode MROM chúng có mặt đầy đủ tạo các vị trí giao dây từ và dây bit Mỗi diode nối với cầu chì Bình thường chưa lập trình, các cầu chì còn nguyên vẹn, nội dung PROM toàn là Khi định vị đến bit cách đặt xung điện lối tương ứng, cầu chì bị đứt và bit này Bằng cách đó ta có thể lập trình toàn các bit PROM Như vậy, việc lập trình đó có thể thực người sử dụng lần nhất, không thể sửa đổi 6.5 BỘ NHỚ BÁN CỐ ĐỊNH 6.5.1 EPROM (Erasable PROM) Số liệu vào có thể viết vào xung điện lưu giữ theo kiểu không bay Đó là loại ROM có thể lập trình và xóa Hình 6- cấu trúc transistor dùng để làm ô nhớ gọi là FAMOST (Floating gate avalanche injection MOS transistor) Trong ô nhớ dùng transistor này, cực cửa nối với đường từ, cực máng nối với đường bit và cực nguồn nối với nguồn chuẩn coi là nguồn cho mức logic Khác với transistor MOS bình thường, transistor loại này còn có thêm cửa gọi là cửa (floating gate); đó là vùng vật liệu thêm vào vào lớp cách điện cao hình 6-7 Nếu cửa không có điện tích thì nó không ảnh hưởng gì đến cực cửa điều khiển và transistor hoạt động bình thường Tức là dây từ kích hoạt (cực cửa có điện dương) thì transtor dẫn, cực máng và nguồn nối với qua kênh dẫn và dây bit có mức logic Nếu cửa có các điện tử đó với điện tích âm thì chúng ngăn trường điều khiển cửa cửa và dù dây 139 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 6: Bộ nhớ bán dẫn từ kích hoạt thì không thể phát trường đủu mạnh với cực cửa điều khiển để làm thông transistor Lúc này đường bit không nối với nguồn chuẩn và ô nhớ coi giữ giá trị Nguồn Máng Cửa hv hv ID “0” “1” Xoá Cửa điều khiển Cửa Lớp ôxit n- Nguồn - - - - - Lớp ôxit Lập trình n- Máng Đế bán dẫn loại p v0 v1 vGS Hình 6-7 Cấu trúc EPROM Việc nạp các điện tử vào vùng cửa nổi, tức là tạo các ô nhớ mang giá trị thực xung điện có độ dài cỡ 50 ms và độ lớn + 20 V đặt cực cửa va cực máng Lúc đó điện tích mang lượng lớn qua lớp cách điện đế và cửa Chúng tích tụ vùng cửa và giữ đây sau xung lập trình tắt Đó là cửa cách điện cao với xung quanh và các điện tử không còn đủ lượng sau lạnh đi, để có thể vượt ngoài lớp cách điện đó Chúng giữ đây thời gian dài (ít là 10 năm) Để xoá các thông tin, tức là làm các điện tích điện tử vùng cửa nổi, phải chiếu ánh sáng tử ngoại UV vào chíp nhớ Lúc này, điện tử hấp thụ đượ lượng và nhảy lên các mức lượng cao và rời khỏi cửa giống cách mà chúng đã thâm nhập vào Trong chip EPROM có cửa sổ làm thuỷ tinh thạch anh ánh sáng tử ngoại qua cần xoá số liệu nhớ 6.5.2 EEPROM (Electrically Erasable PROM) Cửa sổ thạch anh có giá thành khá đắt và không tiện lợi nên năm gần đây xuất các chip PROM có thể xoá số liệu phương pháp điện Cấu trúc ô nhớ giống hình 68 Việc nạp các điện tử cho cửa thực cách EPROM Bằng xung điện tương đối dài, các điện tích mang lượng cao phát đế thấm qua lớp cửa ôxit và tích tụ cửa Để xoá EEPROM, lớp kênh màng mỏng ôxit vùng cửa trải xuống đế và cực máng giữ vai trò quan trọng Các lớp cách điện không thể là lý tưởng được, các điện tích có thể thấm qua lớp phân cách với xác suất thấp Xác suất này tăng lên bề dày lớp giảm và điện hai điện cực hai mặt lớp cách điện tăng lên Muốn phóng các điện tích vùng cửa điện (-20 V) đặt vào cực cửa điều khiển và cực máng Lúc này các điện tử âm cửa chảy cực máng qua kênh màng mỏng ôxit và số liệu lưu giữ xoá Điều lưu ý là phải làm cho dòng điện tích này chảy không quá lâu vì không vùng cửa này lại trở nên tích điện dương làm cho hoạt động transistor không trạng thái bình thường (mức nhớ 1) 140 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 6: Bộ nhớ bán dẫn Hình 6-8 Cấu trúc EEPROM Các chip ROM có thời gian truy nhập từ 120 ns đến 150 ns dài nhiều thời gian đó các chip nhớ RAM 6.5.3 Đĩa cứng silicon- Bộ nhớ FLASH Trong năm gần đây, loại nhớ không bay đã xuất trên thị trường, thường sử dụng thay cho các ổ đĩa mềm và cứng máy tính Đó là nhớ flash Cấu trúc chúng EEPROM, có lớp kênh ôxit các ô nhớ mỏng Do cần điện cỡ 12 V là có thể cho phép thực 10 000 chu trình xoá và lập trình Bộ nhớ flash có thể hoạt động gần mềm dẻo DRAM và SRAM lại không bị số liệu bị cắt điện Hình 6- sơ đồ khối nó Phần chính là mạng nhớ bao gồm các ô nhớ FAMOST mô tả mục trên Giống SRAM, nhớ flash không dồn phân kênh địa Các giải mã hàng và cột chọn đường từ và nhiều cặp đường bit Số liệu đọc đưa ngoài đệm số liệu I/O viết vào ô nhớ đã định địa đệm này qua cổng I/O Xử lý đọc thực với điện MOS thông thường là 5V Để lập trình ô nhớ, đơn vị điều khiển flash đặt xung điện ngắn cỡ 10 μs và 12 V gây nên chọc thủng thác lũ vào transistor nhớ để nạp vào cửa Một chip nhớ flash Mb có thể lập trình khoảng sec, khác với EEPROM việc xoá thực chip Thời gian xoá cho toàn bộ nhớ flash khoảng sec Xử lý đọc, lập trình và xoá điều khiển các lệnh có độ dài byte xử lý viết vào các ghi lệnh mạch điều khiển flash 141 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 6: Bộ nhớ bán dẫn VPP Chuyển mạch điện xoá Điều khiển WE CE Thanh ghi lệnh OE Bộ định thời Chuyển mạch điện chương trình Giải mã hàng Đệm địa Địa Ma trận tế bào nhớ Giải mã cột Dữ liệu vào Cửa vào Đệm vào liệu Hình 6-9 Sơ đồ nhớ FLASH Mục đích sử dụng chính nhớ flash là để thay cho các ổ đĩa mềm và ổ đĩa cứng dung lượng nhỏ Do nó là mạch tích hợp nên có ưu điểm là kích thước nhỏ và tiêu thụ lượng thấp, không bị ảnh hưởng va đập Các đĩa cứng chất rắn dựa trên sở các nhớ flash có lợi công suất tiêu thụ giá thành có dung lượng tới vài Mbyte Các card nhớ loại này có ưu điểm là không gặp phải vấn đề thông tin trường hợp RAM CMOS pin Ni-Cd bị hỏng Thời gian lưu trữ thông tin nhớ flash ít là 10 năm, thông thường là 100 năm, với khoảng thời gian này thì các đĩa mềm và cứng đã bị hỏng Nhược điểm nhớ flash là có thể xoá theo kiểu chip trang 6.5.3 Bộ nhớ CACHE Với các máy tính có tốc độ nhanh (trên 33MHz), cần phải xen các trạng thái đợi truy xuất liệu tới các DRAM rẻ tiền có thời gian thâm nhập chậm (60-120ns) Điều này làm giảm hiệu suất máy Có thể giải cách dùng các SRAM có thời gian thâm nhập ngắn (20-25 ns, chí 12 ns) giá thành lại đắt Bộ nhớ Cache kết hợp các lợi điểm nhanh SRAM và rẻ DRAM Giữa CPU và nhớ chính DRAM, người ta xen vào nhớ SRAM nhanh có dung lượng nhỏ 1/10 1/100 lần nhớ chính gọi là cache; điều khiển mạch điều khiển cache, nhớ này lưu trữ tạm thời các số liệu thường gọi và cung cấp nó cho CPU thời gian ngắn Cache chứa các thông tin vừa CPU sử dụng gần đây Khi CPU đọc số liệu nó đưa địa tới điều khiển cache Sau đó hai quá trình sau xảy ra: 142 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 6: Bộ nhớ bán dẫn - Cache hit: địa đó đã có sẵn RAM cache - Cache miss: ngược lại, địa đó không có sẵn RAM cache Như vậy, cache hit tỷ lệ với truy xuất thông tin có sẵn nhớ cache SRAM, còn cache miss lại tỷ lệ với truy xuất thông tin có nhớ chính là các DRAM SRAM Cache DRAM nhớ chính CPU Bộ điều khiển CACHE Hình 6-10 Nguyên lý Cache 6.6 MỞ RỘNG DUNG LƯỢNG BỘ NHỚ Các vi mạch nhớ bán dẫn có dung lượng xác định Muốn có nhớ có dung lượng lớn hơn, ta tìm cách ghép nhiều vi mạch nhớ nhằm ba mục đích sau: - Tăng độ dài nhớ, không làm tăng số lượng từ nhớ - Tăng số lượng từ nhớ không làm tăng độ dài từ nhớ - Tăng số lượng và độ dài từ nhớ 6.6.1 Mở rộng độ dài từ Trên chíp nhớ, có thể có đến số hữu hạn lối ra, thường là bit Muốn có độ dài từ lớn hơn, chẳng hạn từ lên A0 16 bit, ta tiến hành ghép nhiều chíp nhớ BUS địa chỉ hình 6-10 RAM Đối với ROM cách An-1 làm tương tự, khác trường hợp này, có thể không có lối vào R/⎯W 6.6.2 Mở rộng dung lượng R/W Muốn mở rộng dung lượng, ta ghép CS nhiều chíp lại với Như đã biết, dung lượng có liên quan đến số lối vào địa (C = 2N x độ dài từ, với N là số lối vào địa chỉ) Cứ tăng chíp thì cần có thêm lối vào địa Khác với trường hợp mở rộng độ dài từ, mở rộng dung lượng các lối vào/ra liệu D và RAM CS I RAM R/W CS ° II ° D0 BUS liệu Dn-1 BUS liệu Hình 6-10 Sơ đồ mở rộng độ dài từ 143 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 6: Bộ nhớ bán dẫn R/ w nối song song Một phần dung lượng trữ vào chíp Sự phân chia này dựa trên sở tổ hợp địa vào và lối vào điều khiển Hình 6-11 là sơ đồ ví dụ A0 A0 IC A1 2k A11 A12 A13 A0 IC A1 2k A0 IC A1 2k CS2 CS A0 IC A1 2k CS4 CS3 Bộ giải mã vào Hình 6-11 Phương pháp mở rộng dung lượng Để thực phép mở rộng ta phải sử dụng số lối vào địa dành riêng cho giải mã (thường là các địa có trọng số cao) Ở sơ đồ trên ta chọn địa A12 và A13 để giải mã Do đó ta có thể nhận giá trị tương ứng Các giá trị này tác động lên các lối vào CS để mở các IC nhớ Các IC nhớ này có thể làm ROM RAM hai là tùy chọn Tuần tự mở các IC theo A12, A13 bảng hoạt động sau A13 A12 CS IC mở Khoảng địa 0 IC I 000016 - 0FFF16 IC II 100016 - 1FFF16 IC III 200016 - 2FFF16 1 CS1 CS2 CS3 CS4 IC IV 300016 - 3FFF16 Kỹ thuật này thường ứng dụng các hệ thống vi xử lý, phổ biến là các máy vi tính Phương pháp này không cho phép mở rộng dung lượng, mà còn tạo phân vùng nhớ Chỉ cần ba địa giải mã đã có thể tạo vùng nhớ với dung lượng tùy thuộc các chíp thành phần TÓM TẮT Trong chương này chúng ta trình bày nguyên lý cấu tạo, các tính các loại nhớ bán dẫn: ROM, PROM, EPROM, EEPROM, SRAM, DRAM, FLASH, CACHE Các chip RAM không thích hợp cho các chương trình khởi động các thông tin trên đó bị tắt nguồn Do phải dùng đến ROM, đó các số liệu cần lưu trữ viết lần theo cách không bay để nhằm giữ mãi Trong năm gần đây, loại nhớ không bay đã xuất trên thị trường, thường sử dụng thay cho các ổ đĩa mềm và cứng máy tính Đó là nhớ flash Cấu trúc chúng EEPROM, có lớp kênh ôxit các ô nhớ mỏng Với các máy tính có tốc độ nhanh (trên 33MHz), cần phải xen các trạng thái đợi truy xuất liệu tới các DRAM rẻ tiền có thời gian thâm nhập chậm (60-120ns) Điều này làm giảm hiệu suất máy Có thể giải cách dùng các SRAM có thời gian thâm nhập 144 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 6: Bộ nhớ bán dẫn ngắn (20-25 ns, chí 12 ns) giá thành lại đắt Bộ nhớ Cache kết hợp các lợi điểm nhanh SRAM và rẻ DRAM Trong chương này còn giới thiệu cách mở rộng dung lượng và độ dài từ nhớ bán dẫn CÂU HỎI ÔN TẬP Bộ nhớ ROM là nhớ: a Chỉ có thể đọc b Chỉ có thể viết c Có thể vừa đọc vừa viết d Không có phương án nào đúng Bộ nhớ RAM là nhớ: a Chỉ có thể đọc b Chỉ có thể viết c Có thể vừa đọc vừa viết d Không có phương án nào đúng Linh kiện lưu giữ bit thông tin DRAM là: a Transistor b Trigơ c Tụ điện d Diode Linh kiện lưu giữ bit thông tin SRAM là: a Transistor b Trigơ c Tụ điện d Diode MROM chế tạo công nghệ : a Lưỡng cực b MOS c Lưỡng cực và MOS d Không có phương án nào đúng PROM là loại ROM có thể: a Chỉ lập trình lần b Lập trình nhiều lần 145 CuuDuongThanCong.com https://fb.com/tailieudientucntt Chương 6: Bộ nhớ bán dẫn c Lập trình và xoá d Không có phương án nào đúng Linh kiện lưu giữ bit thông tin EPROM là: a Transistor lưỡng cực b Transistor trường c Tụ điện d Diode Trong EPROM, việc nạp các điện tích vào vùng cửa có nghĩa là: a Tạo các ô nhớ mang giá trị b Tạo các ô nhớ mang giá trị c Tạo các ô nhớ mang giá trị và d Không có phương án nào đúng EEPROM là loại ROM có thể: a Chỉ lập trình lần b Lập trình và xoá lần c Lập trình và xoá nhiều lần d Không có phương án nào đúng 10 Muốn xoá liệu EEPROM thì cần: a Chiếu tia tử ngoại vào b Cần đặt vào cực cửa điều khiển và cực máng điện có giá trị 20V c Cần đặt vào cực cửa điều khiển và cực máng điện có giá trị - 20V d Cả phương án trên đúng 11 Bộ nhớ FLASH là loại nhớ: a Mất liệu nguồn nuôi b Không liệu nguồn nuôi c Bị dần liệu có nguồn nuôi d Không có phương án nào đúng 12 Bộ nhớ FLASH là loại nhớ có thể thay cho: a Ổ đĩa mềm b Ổ đĩa cứng c Ổ mềm và ổ cứng có dung lượng nhỏ d Không có phương án nào đúng 146 CuuDuongThanCong.com https://fb.com/tailieudientucntt Đáp án và hướng dẫn trả lời ĐÁP ÁN VÀ HƯỚNG DẪN TRẢ LỜI CHƯƠNG Bài 1 a b Bài 2.2 c b Bài 2.3 d Bài 2.4 d Do A+AB Bài 2.5 - Mức logic và phân tích - Trễ truyền lan và phân tích - Công suất tiêu thụ và phân tích - Hệ số ghép tải và phân tích - Độ phòng vệ nhiễu và phân tích - Một số tham số khác Bài 1.6 c Bài 1.7 c Bài 1.8 - Nêu khái niệm tối ưu hoá mạch điện các họ cổng - Công cụ tối ưu hoá - Đưa ví dụ và phân tích hiệu kỹ thuật, kinh tế việc tối ưu hoá Bài 1.10 a Bài 1.11 147 CuuDuongThanCong.com https://fb.com/tailieudientucntt Đáp án và hướng dẫn trả lời d Bài 1.12 c CHƯƠNG 1.d 2.a 3.d 4.b 5.c 6.a 7.b 8.c 9.d 10.b 11.a 12.d 13.d 14.a 1.a 2.d 3.c 4.c 5.c 6.d 7.b 8.c 9.a 10.c 11.a 12.d 13.c 14.a 15.b 16.b 17.a 18.b 19.c 20.d 1.a 2.c 3.c 4.b 5.d 6.a 7.c 8.d 9.d 10.c 11.a 12.b CHƯƠNG CHƯƠNG 148 CuuDuongThanCong.com https://fb.com/tailieudientucntt Đáp án và hướng dẫn trả lời 13.d 14.c 15.c 16.a 17.d 18.b 19.a 20.a 21.b 22.d 23.b 24.a 25.b 26.c 27.c 28.d 29.c 30.a 31.b 32.d 33.c 34.a 35.c 36 Xem ví dụ phần 4.4.1.2 37 Xem ví dụ phần 4.4.1.2 38.d 39.b 40.a 1.c 2.a 3.b 4.d 5.b 6.b 7.c 8.c 9.a 10.d 1.a 2.c 3.c 4.b 5.c 6.a 7.b 8.a 9.c 10.c CHƯƠNG CHƯƠNG 149 CuuDuongThanCong.com https://fb.com/tailieudientucntt Phụ lục PHỤ LỤC Khi nói đến số đếm, người ta thường nghĩ đến hệ thập phân với 10 chữ số ký hiệu từ đến Máy tính đại không sử dụng số thập phân, thay vào đó là số nhị phân với hai ký hiệu là và Khi biểu diễn các số nhị phân lớn, người ta thay nó các số bát phân (Octal) và thập lục phân (HexaDecimal) Đếm số lượng các đại lượng là nhu cầu lao động, sản xuất Ngừng quá trình đếm, ta biểu diễn số Các phương pháp đếm và biểu diễn số gọi là hệ đếm Hệ đếm không dùng để biểu diễn số mà còn là công cụ xử lý Có nhiều hệ đếm, chẳng hạn hệ La Mã, La Tinh Hệ đếm vừa có tính đa dạng vừa có tính đồng và phổ biến Mỗi hệ đếm có ưu điểm riêng nó nên kĩ thuật số sử dụng số hệ để bổ khuyết cho Trong chương này không trình bày các hệ thập phân, hệ nhị phân, hệ bát phân, hệ thập lục phân và còn nghiên cứu cách chuyển đổi các hệ đếm Chương này đề cập đến số nhị phân có dấu và khái niệm dấu phẩy động I.1 BIỂU DIỄN SỐ Nguyên tắc chung biểu diễn là dùng số hữu hạn các ký hiệu ghép với theo qui ước vị trí Các ký hiệu này thường gọi là chữ số Do đó, người ta còn gọi hệ đếm là hệ thống số Số ký hiệu dùng là số hệ ký hiệu là r Giá trị biểu diễn các chữ khác phân biệt thông qua trọng số hệ Trọng số hệ đếm ri, với i là số nguyên dương âm Bảng I.1 là liệt kê tên gọi, số ký hiệu và số vài hệ đếm thông dụng Tên hệ đếm Số ký hiệu Cơ số (r) Hệ nhị phân (Binary) 0, Hệ bát phân (Octal) 0, 1, 2, 3, 4, 5, 6, Hệ thập phân (Decimal) 0, 1, 2, 3, 4, 5, 6, 7, 8, 10 Hệ thập lục phân (Hexadecimal) 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F 16 Bảng I.1 Người ta có thể gọi hệ đếm theo số chúng Ví dụ: Hệ nhị phân = Hệ số 2, Hệ thập phân = Hệ số 10 Dưới đây, ta trình bày tóm tắt số hệ đếm thông dụng 150 CuuDuongThanCong.com https://fb.com/tailieudientucntt Phụ lục I.1.1 Hệ thập phân Các ký hiệu hệ đã nêu bảng I.1 Khi ghép các ký hiệu với ta biểu diễn Ví dụ: 1265,34 là biểu diễn số hệ thập phân: 1265.34 = × 103 + × 102 + × 101 + × 100 + × 10−1 + × 10−2 Trong phân tích trên, 10n là trọng số hệ; các hệ số nhân chính là ký hiệu hệ Như vậy, giá trị biểu diễn số hệ thập phân tổng các tích ký hiệu (có biểu diễn) với trọng số tương ứng Một cách tổng quát: N10 = d n −1 × 10n −1 + + d1 ×101 + d × 100 + d −1 × 10−1 + + d − m × 10− m −m = ∑ di × 10i n −1 đó, N10 : biểu diễn bất kì theo hệ 10, d : các hệ số nhân (ký hiệu bất kì hệ), n : số chữ số phần nguyên, m : số chữ số phần phân số Ưu điểm hệ thập phân là tính truyền thống người Đây là hệ mà người dễ nhận biết Ngoài ra, nhờ có nhiều ký hiệu nên khả biểu diễn hệ lớn, cách biểu diễn gọn, tốn ít thời gian viết và đọc Nhược điểm chính hệ là có nhiều ký hiệu nên việc thể thiết bị kỹ thuật khó khăn và phức tạp Biểu diễn số tổng quát: Với số bất kì r và d hệ số a tuỳ ý ta có công thức biểu diễn số chung cho tất các hệ đếm: N = a n −1 × r n −1 + + a1 × r1 + a × r + a −1 × r −1 + + a − m × r − m −m = ∑ a i × ri n −1 Trong số trường hợp, ta phải thêm số để tránh nhầm lẫn biểu diễn các hệ Ví dụ: 3610 , 368 , 3616 I.1.2 Hệ nhị phân I.1.2.1 Tổ chức hệ nhị phân Hệ nhị phân (Binary number system) còn gọi là hệ số hai, gồm hai ký hiệu và 1, số hệ là 2, trọng số hệ là 2n Cách đếm hệ nhị phân tương tự hệ thập phân Khởi đầu từ giá trị 0, sau đó ta cộng liên tiếp thêm vào kết đếm lần trước Nguyên tắc cộng nhị phân là : + = 0, + = 1, + = 10 (102 = 210) 151 CuuDuongThanCong.com https://fb.com/tailieudientucntt Phụ lục Trong hệ nhị phân, chữ số lấy giá trị hoặc và gọi tắt là "bit" Như vậy, bit là số nhị phân chữ số Số bit tạo thành độ dài biểu diễn số nhị phân Một số nhị phân có độ dài bit gọi byte Số nhị phân hai byte gọi là từ (word) Bit tận cùng bên phải gọi là bit bé (LSB – Least Significant Bit) và bit tận cùng bên trái gọi là bit lớn (MSB - Most Significant Bit) Biểu diễn nhị phân dạng tổng quát : N = b n −1b n −2 b1b0 b −1b −2 b − m Trong đó, b là hệ số nhân hệ Các số hệ số đồng thời lũy thừa trọng số tương ứng Ví dụ : 1 0 → số nhị phân phân số 22 21 20 2−1 2−2 → trọng số tương ứng Các giá trị 210 = 1024 gọi là 1Kbit, 220 = 1048576 - Mêga Bit Ta có dạng tổng quát biểu diễn nhị phân sau: N2 = b n −1 × 2n −1 + + b1 × 21 + b0 × 20 + b −1 × 2−1 + + b − m × 2− m −m = ∑ b i × 2i n −1 Trong đó, b là hệ số nhân lấy các giá trị I.1.2.2 Các phép tính hệ nhị phân a Phép cộng Qui tắc cộng hai số nhị phân bit đã nêu trên b Phép trừ Qui tắc trừ hai bit nhị phân cho sau : 0-0 =0; 1-1 =0 ; 1-0=1; 10 - = (mượn 1) Khi trừ nhiều bit nhị phân, cần thiết ta mượn bit có trọng số cao Lần trừ lại phải trừ thêm c Phép nhân Qui tắc nhân hai bit nhị phân sau: 0x0=0 , 0x1=0 ,1x0=0 ,1x1=1 Phép nhân hai số nhị phân thực giống hệ thập phân Chú ý : Phép nhân có thể thay phép dịch và cộng liên tiếp d Phép chia Phép chia nhị phân tương tự phép chia hai số thập phân Ưu điểm chính hệ nhị phân là có hai ký hiệu nên dễ thể các thiết bị cơ, điện Các máy vi tính và các hệ thống số dựa trên sở hoạt động nhị phân (2 trạng thái) Do 152 CuuDuongThanCong.com https://fb.com/tailieudientucntt Phụ lục đó, hệ nhị phân xem là ngôn ngữ các mạch logic, các thiết bị tính toán đại - ngôn ngữ máy Nhược điểm hệ là biểu diễn dài, nhiều thời gian viết, đọc I.1.3 Hệ bát phân và thập lục phân I.1.3.1 Hệ bát phân Tổ chức hệ : Nhằm khắc phục nhược điểm hệ nhị phân, người ta thiết lập các hệ đếm có nhiều ký hiệu hơn, lại có quan hệ chuyển đổi với hệ nhị phân Một số đó là hệ bát phân (hay hệ Octal, hệ số 8) Hệ này gồm ký hiệu : 0, 1, 2, 3, 4, 5, và Cơ số hệ là Việc lựa chọn số là xuất phát từ chỗ = 23 Do đó, chữ số bát phân có thể thay cho bit nhị phân Dạng biểu diễn tổng quát hệ bát phân sau: N8 = O n −1 × 8n −1 + + O0 × 80 + O−1 × 8−1 + + O − m × 8− m −m = ∑ Oi × 8i n −1 Lưu ý rằng, hệ thập phân đếm tương tự và có giải rộng hệ bát phân, không thể tìm quan hệ 10 = 2n (với n nguyên) Các phép tính hệ bát phân a Phép cộng Phép cộng hệ bát phân thực tương tự hệ thập phân Tuy nhiên, kết việc cộng hai nhiều chữ số cùng trọng số lớn phải nhớ lên chữ số có trọng số lớn b Phép trừ Phép trừ tiến hành hệ thâp phân Chú ý mượn chữ số có trọng số lớn thì cần cộng thêm không phải cộng thêm 10 Các phép tính hệ bát phân ít sử dụng Do đó, phép nhân và phép chia dành lại bài tập cho người học I.1.3.2 Hệ thập lục phân 1.Tổ chức hệ Hệ thập lục phân (hay hệ Hexadecimal, hệ số 16) Hệ gồm 16 ký hiệu là 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F Trong đó, A = 1010 , B = 1110 , C = 1210 , D = 1310 , E = 1410 , F = 1510 Cơ số hệ là 16, xuất phát từ yếu tố 16 = 24 Vậy, ta có thể dùng từ nhị phân bit (từ 0000 đến 1111) để biểu thị các ký hiệu thập lục phân Dạng biểu diễn tổng quát: 153 CuuDuongThanCong.com https://fb.com/tailieudientucntt Phụ lục = H n −1 ×16n −1 + + H × 160 + H −1 × 16−1 + + H − m × 16− m N16 −m = ∑ Hi ×16i n −1 Các phép tính hệ số 16 a Phép cộng Khi tổng hai chữ số lớn 15, ta lấy tổng chia cho 16 Số dư viết xuống chữ số tổng và số thương nhớ lên chữ số Nếu các chữ số là A, B, C, D, E, F thì trước hết, ta phải đổi chúng giá trị thập phân tương ứng cộng b Phép trừ Khi trừ số bé cho số lớn ta mượn cột bên trái, nghĩa là cộng thêm 16 trừ c Phép nhân Muốn thực phép nhân hệ 16 ta phải đổi các số thừa số thập phân, nhân hai số với Sau đó, đổi kết hệ 16 I.2 CHUYỂN ĐỔI CƠ SỐ GIỮA CÁC HỆ ĐẾM I.2.1 Chuyển đổi từ hệ số 10 sang các hệ khác Để thực việc đổi số thập phân đầy đủ sang các hệ khác ta phải chia hai phần: phần nguyên và phân số Đối với phần nguyên: ta chia liên tiếp phần nguyên số thập phân cho số hệ cần chuyển đến, số dư sau lần chia viết đảo ngược trật tự là kết cần tìm Phép chia dừng lại kết lần chia cuối cùng Ví dụ: Đổi số 5710 sang số nhị phân Bước chia dư 57/2 28 28/2 14 14/2 7/2 3/2 1 1/2 LSB MSB Viết đảo ngược trật tự, ta có : 5710 = 1110012 Đối với phần phân số : ta nhân liên tiếp phần phân số số thập phân với số hệ cần chuyển đến, phần nguyên thu sau lần nhân, viết là kết cần tìm Phép nhân dừng lại phần phân số triệt tiêu Ví dụ: Đổi số 57,3437510 sang số nhị phân 154 CuuDuongThanCong.com https://fb.com/tailieudientucntt Phụ lục Phần nguyên ta vừa thực ví dụ a), đó cần đổi phần phân số 0,375 Bước Nhân Kết Phần nguyên 0,375 x 0.75 0,75 x 1.5 0,5 x 1.0 0,0 x 0 Kết : 0,37510 = 0,01102 Sử dụng phần nguyên đã có ví dụ 1) ta có : 57,37510 = 111001.01102 I.2.2 Đổi biểu diễn hệ bất kì sang hệ thập phân Muốn thực phép biến đổi, ta dùng công thức : = a n −1 × r n −1 + + a × r + a −1 × r −1 + + a − m × r − m N10 Thực lấy tổng vế phải có kết cần tìm Trong biểu thức trên, và r là hệ số và số hệ có biểu diễn I.2.3 Đổi các số từ hệ nhị phân sang hệ số và 16 Vì = 23 và 16 = 24 nên ta cần dùng số nhị phân bit là đủ ghi ký hiệu hệ số và từ nhị phân bit cho hệ số 16 Do đó, muốn đổi số nhị phân sang hệ số và 16 ta chia số nhị phân cần đổi, kể từ dấu phân số sang trái và phải thành nhóm bit bit Sau đó thay các nhóm bit đã phân ký hiệu tương ứng hệ cần đổi tới Ví dụ: a Đổi số 110111,01112 sang số hệ số Tính từ dấu phân số, ta chia số này thành các nhóm bit sau : 110 111 , 011 100 ↓ ↓ ↓ ↓ Kết quả: 110111,01112 = 67,348 ( Ta đã thêm số để tiện biến đổi) b Đổi số nhị phân 111110110,011012 sang số hệ số 16 Ta phân nhóm và thay sau : 0001 1111 0110 0110 1000 ↓ ↓ ↓ ↓ ↓ F 6 Kết quả: 111110110,011012 = 1F6,6816 155 CuuDuongThanCong.com https://fb.com/tailieudientucntt Phụ lục I.3 SỐ NHỊ PHÂN CÓ DẤU I.3.1 Biểu diễn số nhị phân có dấu Có ba phương pháp thể số nhị phân có dấu sau đây Sử dụng bit dấu Trong phương pháp này ta dùng bit phụ, đứng trước các bit trị số để biểu diễn dấu, ‘0’ dấu dương (+), ‘1’ dấu âm (-) Sử dụng phép bù Giữ nguyên bit dấu và lấy bù các bit trị số (bù đảo các bit cần lấy bù) Sử dụng phép bù Là phương pháp phổ biến Số dương thể số nhị phân không bù (bit dấu 0), còn số âm biểu diễn qua bù (bit dấu 1) Bù bù cộng Có thể biểu diễn số âm theo phương pháp bù xen kẽ: bit LSB, dịch bên trái, giữ nguyên các bit gặp bit đầu tiên và lấy bù các bit còn lại Bit dấu giữ nguyên I.3.2 Các phép cộng và trừ số nhị phân có dấu Như đã nói trên, phép bù và bù thường áp dụng để thực các phép tính nhị phân với số có dấu Biểu diễn theo bit dấu a Phép cộng Hai số cùng dấu: cộng hai phần trị số với nhau, còn dấu là dấu chung Hai số khác dấu và số âm có trị số nhỏ hơn: cộng trị số số dương với bù số âm Bit tràn cộng thêm vào kết trung gian Dấu là dấu dương Hai số khác dấu và số âm có trị số lớn hơn: cộng trị số số dương với bù số âm Lấy bù tổng trung gian Dấu là dấu âm b Phép trừ Nếu lưu ý rằng, - (-) = + thì trình tự thực phép trừ trường hợp này giống phép cộng Cộng và trừ các số theo biểu diễn bù a Cộng Hai số dương: cộng cộng nhị phân thông thường, kể bit dấu Hai số âm: biểu diễn chúng dạng bù và cộng cộng nhị phân, kể bit dấu Bit tràn cộng vào kết Chú ý, kết viết dạng bù Hai số khác dấu và số dương lớn hơn: cộng số dương với bù số âm Bit tràn cộng vào kết Hai số khác dấu và số âm lớn hơn: cộng số dương với bù số âm Kết không có bit tràn và dạng bù b Trừ Để thực phép trừ, ta lấy bù số trừ, sau đó thực các bước phép cộng 156 CuuDuongThanCong.com https://fb.com/tailieudientucntt Phụ lục Cộng và trừ nhị phân theo biểu diễn bù a Cộng Hai số dương: cộng cộng nhị phân thông thường Kết là dương Hai số âm: lấy bù hai số hạng và cộng, kết dạng bù Hai số khác dấu và số dương lớn hơn: lấy số dương cộng với bù số âm Kết bao gồm bit dấu, bit tràn bỏ Hai số khác dấu và số âm lớn hơn: số dương cộng với bù số âm, kết dạng bù số dương tương ứng Bit dấu là b Phép trừ Phép trừ hai số có dấu là các trường hợp riêng phép cộng Ví dụ, lấy +9 trừ +6 là tương ứng với +9 cộng với -6 I.4 DẤU PHẨY ĐỘNG I.4.1 Biểu diễn theo dấu phẩy động Gồm hai phần: số mũ E (phần đặc tính) và phần định trị M (trường phân số) E có thể có độ dài từ đến 20 bit, M từ đến 200 bit phụ thuộc vào ứng dụng và độ dài từ máy tính Thông thường dùng số bit để biểu diễn E và các bit còn lại cho M với điều kiện: 1/ ≤ M ≤ E và M có thể biểu diễn dạng bù Giá trị chúng hiệu chỉnh để đảm bảo mối quan hệ trên đây gọi là chuẩn hóa I.4.2 Các phép tính với biểu diễn dấu phẩy động Giống các phép tính hàm mũ Giả sử có hai số theo dấu phẩy động đã chuẩn hóa: X = 2E x ( M x ) và Y = Tích: Z = X.Y = Ey ( M y ) thì: E x +E y Thương: W = X / Y = ( M x M y ) = 2E E x −E y Z Mz ( M x / M y ) = 2E w Mw Muốn lấy tổng và hiệu, cần đưa các số hạng cùng số mũ, sau đó số mũ tổng và hiệu lấy số mũ chung, còn định trị tổng và hiệu tổng và hiệu các định trị 157 CuuDuongThanCong.com https://fb.com/tailieudientucntt Tài liệu tham khảo TÀI LIỆU THAM KHẢO Giáo trình Kỹ thuật số - Trần Văn Minh, NXB Bưu điện 2002 Cơ sở kỹ thuật điện tử số, Đại học Thanh Hoa, Bắc Kinh, NXB Giáo dục 1996 Kỹ thuật số, Nguyễn Thúy Vân, NXB Khoa học và kỹ thuật 1994 Toán logic và kỹ thuật số, Nguyễn Nam Quân - Khoa ĐHTC xuất - 1974 Lý thuyết mạch logic và Kỹ thuật số, Nguyễn Xuân Quỳnh - NXB Bưu điện - 1984 Fundamentals of logic design, fourth edition, Charles H Roth, Prentice Hall 1991 Digital engineering design, Richard F.Tinder, Prentice Hall 1991 Digital design principles and practices, John F.Wakerly, Prentice Hall 1990 VHDL for Programmable Logic by Kevin Skahill, Addison Wesley, 1996 10 The Designer's Guide to VHDL by Peter Ashenden, Morgan Kaufmann, 1996 11 Analysis and Design of Digital Systems with VHDL by Dewey A., PWS Publishing, 1993 158 CuuDuongThanCong.com https://fb.com/tailieudientucntt Mục lục MỤC LỤC LỜI GIỚI THIỆU CHƯƠNG 1: ĐẠI SỐ BOOLE VÀ CÁC PHƯƠNG PHÁP BIỂU DIỄN HÀM GIỚI THIỆU CHUNG NỘI DUNG 1.1 ĐẠI SỐ BOOLE 1.2 CÁC PHƯƠNG PHÁP BIỂU DIỄN HÀM BOOLE 1.3 CÁC PHƯƠNG PHÁP RÚT GỌN HÀM 1.4 CỔNG LOGIC VÀ CÁC THAM SỐ CHÍNH TÓM TẮT 18 CÂU HỎI ÔN TẬP 18 CHƯƠNG 2: CỔNG LOGIC TTL VÀ CMOS 21 GIỚI THIỆU 21 NỘI DUNG 22 2.1 CÁC HỌ CỔNG LOGIC 22 2.2 GIAO TIẾP GIỮA CÁC CỔNG LOGIC CƠ BẢN TTL-CMOS VÀ CMOS-TTL 32 TÓM TẮT 35 CÂU HỎI ÔN TẬP 35 CHƯƠNG 3: MẠCH LOGIC TỔ HỢP 40 GIỚI THIỆU CHUNG 40 NỘI DUNG 41 3.1 KHÁI NIỆM CHUNG 41 3.2 PHÂN TÍCH MẠCH LOGIC TỔ HỢP 42 3.3 THIẾT KẾ MẠCH LOGIC TỔ HỢP 42 3.4 HAZARD TRONG MẠCH TỔ HỢP 43 3.5 MẠCH MÃ HOÁ VÀ GIẢI MÃ 51 3.6 BỘ HỢP KÊNH VÀ PHÂN KÊNH 56 3.7 MẠCH CỘNG 58 3.8 MẠCH SO SÁNH 59 3.9 MẠCH TẠO VÀ KIỂM TRA CHẴN LẺ 60 3.10 ĐƠN VỊ SỐ HỌC VÀ LOGIC (ALU) 62 TÓM TẮT 62 CÂU HỎI ÔN TẬP 63 CHƯƠNG 4: MẠCH LOGIC TUẦN TỰ 67 GIỚI THIỆU 67 NỘI DUNG 67 4.1 KHÁI NIỆM CHUNG VÀ MÔ HÌNH TOÁN HỌC 67 159 CuuDuongThanCong.com https://fb.com/tailieudientucntt Mục lục 4.2 PHẦN TỬ NHỚ CỦA MẠCH TUẦN TỰ 68 4.3 PHƯƠNG PHÁP MÔ TẢ MẠCH TUẦN TỰ 73 4.4 CÁC BƯỚC THIẾT KẾ MẠCH TUẦN TỰ 75 4.5 MẠCH TUẦN TỰ ĐỒNG BỘ .82 4.6 MẠCH TUẦN TỰ KHÔNG ĐỒNG BỘ 90 4.7 HIỆN TƯỢNG CHU KỲ VÀ CHẠY ĐUA TRONG MẠCH KHÔNG ĐỒNG BỘ 96 4.8 MỘT SỐ MẠCH TUẦN TỰ THÔNG DỤNG 100 TÓM TẮT 108 CÂU HỎI ÔN TẬP CHƯƠNG 108 CHƯƠNG 5: MẠCH PHÁT XUNG VÀ TẠO DẠNG XUNG .117 GIỚI THIỆU 117 NỘI DUNG 118 5.1 MẠCH PHÁT XUNG 118 5.2 TRIGƠ SCHMIT .121 5.3 MẠCH ĐA HÀI ĐỢI 122 5.4 IC ĐỊNH THỜI 126 TÓM TẮT 129 CÂU HỎI ÔN TẬP 129 CHƯƠNG 6: BỘ NHỚ BÁN DẪN 133 GIỚI THIỆU 133 NỘI DUNG 133 6.1 KHÁI NIỆM CHUNG .133 6.2 DRAM 136 6.3 SRAM 137 6.4 BỘ NHỚ CỐ ĐỊNH - ROM 138 6.5 BỘ NHỚ BÁN CỐ ĐỊNH 139 6.6 MỞ RỘNG DUNG LƯỢNG BỘ NHỚ .143 TÓM TẮT 144 CÂU HỎI ÔN TẬP 145 ĐÁP ÁN VÀ HƯỚNG DẪN TRẢ LỜI 147 CHƯƠNG 147 CHƯƠNG 148 CHƯƠNG 148 CHƯƠNG 148 CHƯƠNG 149 CHƯƠNG 149 PHỤ LỤC 150 TÀI LIỆU THAM KHẢO .158 MỤC LỤC 159 160 CuuDuongThanCong.com https://fb.com/tailieudientucntt ĐIỆN TỬ SỐ Mã số : 497DTS210 Chịu trách nhiệm thảo TRUNG TÂM ÐÀO TẠO BƯU CHÍNH VIỄN THÔNG CuuDuongThanCong.com https://fb.com/tailieudientucntt