Nghiên cứu ứng dụng các chip dsps trong xử lý tín hiệu thông tin

BỘ GIÁO DỤC VÀ ĐÀO TẠO ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH TRƯỜNG ĐẠI HỌC BÁCH KHOA LUẬN ÁN TỐT NGHIỆP CAO HỌC ĐỀ TÀI: NGHIÊN CỨU ỨNG DỤNG CÁC CHIP DSPs TRONG XỬ LÝ TÍN HIỆU THÔNG TIN APPLICATIONS OF DSP CHIPs FOR COMMUNICATION SIGNAL PROCESSING CHUYÊN NGÀNH : KỸ THUẬT ĐIỆN TỬ Mà SỐ : THÁNG 07 - NĂM 2001 Luận án tốt nghiệp cao học Ứng dụng chip DSPs xử lý tín hiệu thông tin CÔNG TRÌNH ĐƯC HOÀN THÀNH TẠI TRƯỜNG ĐẠI HỌC BÁCH KHOA ĐẠI HỌC QUỐC GIA THÀNH PHỐ HỒ CHÍ MINH CÁN BỘ HƯỚNG DẪN KHOA HỌC: TIẾN SĨ : LÊ TIẾN THƯỜNG CÁN BỘ CHẤM NHẬN XÉT 1: CÁN BỘ CHẤM NHẬN XÉT 2: Luận án cao học bảo vệ HỘI ĐỒNG CHẤM BẢO VỆ LUẬN ÁN CAO HỌC Trường Đại Học Bách Khoa Ngày Tháng Năm 2001 GVHD: TS Lê Tiến Thường v HVTH: Phạm Thanh Đàm Luận án tốt nghiệp cao học Ứng dụng chip DSPs xử lý tín hiệu thông tin CỘNG HÒA Xà HỘI CHỦ NGHĨA VIỆT NAM ĐẠI HỌC QUỐC GIA TP HCM Độc Lập – Tự Do – Hạnh Phúc TRƯỜNG ĐẠI HỌC BÁCH KHOA o0o -BỘ GIÁO DỤC VÀ ĐÀO TẠO NHIỆM VỤ LUẬN ÁN CAO HỌC Họ tên : Phạm Đàm Giới tính : Nam Ngày tháng năm sinh: 01/09/1967 Nơi sinh : Quảng Nam Chuyên ngành : Kỹ thuật điện tử vô tuyến điện Mã số ngành : Khóa 1998-2001 I Tên đề tài : Nghiên cứu ứng dụng chip DSPs xử lý tín hiệu thông tin II Nhiệm vụ nội dung Tìm hiểu cấu trúc phần cứng họ vi xử lý xử lý tín hiệu (DSPs) Nghiên cứu lý thuyết xử lý số tín hiệu Xây dựng số chương trình để giải toán xử lý số tín hiệu dựa phép biến đổi Fourier, Wavelets Viết chương trình ứng dụng: lọc FIR, lọc IIR, điều chế số, trải phổ tín hiệu, lọc nhiễu Kết luận xây dựng số mô hình mẫu III Ngày giao nhiệm vụ: IV Ngày hoàn thành nhiệm vụ: V Họ tên cán hướng dẫn: Tiến só: Lê Tiến thường VI Họ tên cán chấm nhận xét 1: VII Họ tên cán chấm nhận xét 2: Nội dung đề cương luận án cao học thông qua hội đồng chuyên ngành Phòng quản lý khoa học – Sau đại học Ngày Tháng Năm Chủ nhiệm ngành Tiến só : Vũ Đình Thành GVHD: TS Lê Tiến Thường v HVTH: Phạm Thanh Đàm Luận án tốt nghiệp cao học Ứng dụng chip DSPs xử lý tín hiệu thông tin LỜI CẢM TẠ Tác giả xin chân thành cảm ơn thầy giáo TS Lê Tiến Thường, người trực tiếp hướng dẫn, động viên giúp đỡ trình thực đề tài Ngoài hướng dẫn chuyên môn, thầy tạo điều kiện tốt phương pháp làm việc khoa học để luận án tốt nghiệp hoàn thành thời hạn Xin chân thành cảm ơn tất thầy cô giáo tham gia giảng dạy, truyền đạt cho chúng em kiến thức q báu suốt khóa học trình học đại học trước Xin cảm ơn thầy cô phụ trách Phòng thí nghiệm Bộ môn Viễn thông thuộc khoa Điện–Điện tử, Trường Đại Học Bách khoa thành phố Hồ Chí Minh, tạo điều kiện giúp đỡ trình nghiên cứu thực đề tài Cảm ơn gia đình tất bạn bè, đồng nghiệp, người luôn động viên, quan tâm giúp đỡ suốt khóa học Thành phố Hồ Chí Minh Tháng 07 Năm 2001 Phạm Thanh Đàm GVHD: TS Lê Tiến Thường v HVTH: Phạm Thanh Đàm Luận án tốt nghiệp cao học Ứng dụng chip DSPs xử lý tín hiệu thông tin ABSTRACT Real-time signal processing is a highly attractive issue in the signal as well as transform domains This has been studied and developed through many stages In the first period, digital signal processing was based on the traditional Fourier method and aided by computer This method has got a relative achievement but still remained some weak-points due to the limitation of computer speeds To overcome somewhat this problem, many manufacturers have produced specific Digital Signal Processors (DSPs) The using DSPs makes signal processing more efficient In this thesis work, applications of DSP chips for communication signal processing is presented The content of this thesis may be viewed in four parts, as follows: (a) (b) (c) (d) Survey on the hardware architecture of some DSPs families Overview Digital Signal Proccessing techniques Write programs to perform signal processing on the DSP experimental kit of Texas Instrument such as: FFT (Fast Fourier Transform), FWT (Fast Wavelet Transform), FIR (Finite Impulse Respond filters), IIR (Infinite Impulse Respond filters), digital modulations, spread spectrum technique and denoising Conclude and present several sample models The first part of the thesis introduces general characteristics of DSPs structure and describe some of DSP families from some manufacturers such as TMS320 Texas Instrument, DSP5600 Motorola, ADSP2100 Analog Devices The second part models for signal processing systems are based on the tradition Fourier and the Wavelet theory The Fast Fourier Transfom (FFT) and the Fast Wavelet transform (FWT) are two algorithms presented for the programming The third part writes some application programs for the DSP experimental Kit, includes : Finite Impulse Respond filter (FIR), Infinite Impulse Respond filter (IIR), Digital Modulation, Spread Spectrum and Denoising The final stage of the thesis has been concentrated on the analysis of performances of the digital signal processing systems on the DSP experimental Kit The future developed orientation of this thesis will also be presented The testing programs have been written in the C language The results are evaluated and illustrated via waveforms on a Digital Oscilloscope KEYWORD: Digital Signal Processor (DSPs), Fast Fourier Transfom (FFT), wavelets, Discrete Wavelet Transform, Finite Impulse Respond filter (FIR), Infinite Impulse Respond filter (IIR), Modulation, Spread Spectrum technique, Denoising GVHD: TS Lê Tiến Thường v HVTH: Phạm Thanh Đàm Luận án tốt nghiệp cao học Ứng dụng chip DSPs xử lý tín hiệu thông tin TÓM TẮT Xử lý tín hiệu thời gian thực vấn đề quan tâm ngành xử lý tín hiệu Lónh vực nghiên cứu phát triển qua nhiều giai đoạn Trong giai đoạn đầu, xử lý số tín hiệu đặt tảng phép biến đổi Fourier truyền thống trợ giúp máy tính Mặc dù phương pháp đạt số thành tựu đáng kể, song tồn số nhược điểm tốc độ hạn chế máy tính Để khắc phục phần nhược điểm này, hãng chế tạo vi mạch sản xuất vi xử lý chuyên dùng cho xử lý tín hiệu Việc ứng dụng vi xử lý đem lại hiệu cao xử lý tín hiệu Trong luận án này, với đề tài “ Nghiên cứu ứng dụng chip DSPs xử lý tín hiệu thông tin” thực với nội dung cụ thể sau: (a ) Tìm hiểu cấu trúc số họ vi xử lý DSP (b) Nghiên cứu lý thuyết xử lý số tín hiệu (c) Viết chương trình thực xử lý số tín hiệu kit DSP: FFT (Fast Fourier Transform), FWT (Fast Wavelet Transform), loïc FIR (Finite impulse respond), loïc IIR (Infinite impulse respond), điều chế số, trải phổ tín hiệu, lọc nhiễu (d) Kết luận đưa số mô hình mẫu Phần thứ trình bày đặc điểm chung cấu trúc DSPs, sau mô tả số họ DSPs phổ biến hãng khác TMS320 Texas Instrument, DSP5600 Motorola ADSP2100 Analog Devices Phần thứ hai xây dựng mô hình toán học cho hệ thống xử lý số tín hiệu dựa tảng lý thuyết Fourier Wavelets Từ sở để đưa giải thuật thực chương trình biến đổi Fourier, biến đổi Wavelets Phần thứ ba thực viết chương trình ứng dụng kit DSP loïc FIR (Finite Impulse Respond), loïc IIR (Infinite Impulse Respond), kiểu điều chế số ASK (Amplitude Shift Keying), FSK (Frequency Shift Keying), PSK (Phase Shift Keying), trải phổ tín hiệu, lọc nhiễu Phần cuối luận án tập trung phân tích, đánh giá kết qủa thực xử lý số tín hiệu kit DSP, đồng thời đưa hướng phát triển đề tài xây dựng số mô hình mẫu Các chương trình luận án viết ngôn ngữ C Kết đánh giá thông qua dạng sóng đo Oscilloscope TỪ KHOÁ: Vi xử lý xử lý số tín hiệu, biến đổi Fourier nhanh (FFT), wavelets, biến đổi wavelets rời rạc (DWT), lọc FIR, lọc IIR, điều chế, trải phổ, lọc nhiễu GVHD: TS Lê Tiến Thường v HVTH: Phạm Thanh Đàm Luận án tốt nghiệp cao học Mục lục MỤC LỤC ¶ · CHƯƠNG I: GIỚI THIỆU Trang CÁC PHẦN THỰC HIỆN TRONG LUẬN ÁN - TỔNG QUAN VỀ XỬ LÝ SỐ TÍN HIỆU 1.1 1.1.1 1.1.2 1.1.3 Các khái niệm tín hiệu rời rạc -Định nghóa -Tín hiệu lượng tín hiệu công suất Một vài phép biến đổi tín hiệu rời rạc - 3 1.2 Hệ thống rời rạc -1.2.2 Phân loại hệ thống rời raïc -1.2.2.1 Heä thống động hệ thống tónh 1.2.2.2 Hệ thống bất biến hệ thống biến đổi theo thời gian1.2.2.3 Hệ thống tuyến tính phi tuyến tính -1.2.2.4 Hệ thống nhân không nhân 1.2.2.5 Hệ thống ổn định không ổn định - 6 7 8 1.3 Phân tích hệ thống tuyến tính bất biến -1.3.1 Các phương pháp phân tích hệ thống tuyến tính bất biến1.3.2 Đáp ứng xung -1.3.2.1 Đáp ứng hệ thống tuyến tính bất biến tín hiệu vào -1.3.2.2 Tính chất tổng chaäp -1.3.3 Đáp ứng xung hệ thống tuyến tính bất biến nhân qua 1.3.4 Tính ổn định hệ thống tuyến tính bất biến -1.4 Sự tương quan tín hiệu rời rạc 1.4.1 Giới thiệu -1.4.2 Tương quan chéo tự tương quan -1.4.3 Đặc tính chuỗi tương quan chéo tự tương quan 9 10 11 12 13 15 15 16 17 CHƯƠNG II: HỆ VI XỬ LÝ DSP 2.1 Cấu trúc phần cứng vi xử lý DSP -2.1.1 Cấu trúc Harvard -2.1.2 Pipelining GVHD: TS.Lê Tiến Thường 18 19 21 HVTH: Phạm Thanh Đàm Luận án tốt nghiệp cao học 2.1.3 2.1.4 2.1.5 2.1.6 2.2 2.2.1 2.2.2 2.2.3 Mục lục Các mạch cộng mạch nhân -Các lệnh đặc bieät -Phiên -Bộ nhớ bên -Giới thiệu vi xử lý DSP phổ biến -Họ TMS320 Texas Instrument -Họ DSP56000 Motorola -Họ ADSP2100 Analog Devices - 23 23 23 23 24 24 24 25 CHƯƠNG III: LÝ THUYẾT CƠ SỞ 3.1 Biến đổi Fourier -3.1.1 Định nghóa -3.1.2 Điều kiện tồn biến đổi Fourier -3.1.3 Phoå biên độ, phổ pha phổ mật độ lượng -3.1.4 Tính chất biến đổi Fourier tín hiệu rời rạc 3.1.5 Phân tích hệ thống tuyến tính bất biến miền tần số -3.1.5.1 Đáp ứng tần số (Frequency Response) 3.1.5.2 Quan hệ hàm truyền đạt đáp ứng tần số hệ thống 3.1.5.3 Đáp ứng tần số hệ thống ghép nối 3.1.5.3.1 Hệ thống ghép nối tiếp -3.1.5.3.2 Hệ thống ghép song song 3.1.6 Lấy mẫu khôi phục tín hieäu -3.1.6.1 Laáy mẫu tín hiệu tương tự khôi phục tín hiệu từ mẫu 39 3.1.6.2 Lấy mẫu khôi phục tín hiệu tương tự miền tần số 3.1.6.3 Lấy mẫu khôi phục tín hiệu rời rạc miền tần số 3.1.6.4 Biến đổi Fourier rời rạc chuỗi tín hiệu rời rạc có độ dài hữõu hạn -3.1.7 Tính chất DFT -3.2 Bieán ñoåi Wavelets, Filter bank -3.2.1 Biến đổi wavelets liên tục -3.2.1.1 Định nghóa -3.2.1.2 Các tính chất biến đổi Wavelets liên tục 3.2.1.3 Ví dụ Morlet wavelets -3.2.2 Biến đổi Wavelets rời rạc -3.2.2.1 Chuỗi wavelets rời rạc -3.2.2.2 Các tính chất chuỗi wavelets rời rạc 3.2.3 Wavelets song trực giao GVHD: TS.Lê Tiến Thường 27 27 28 28 30 36 36 38 38 38 38 39 43 45 47 48 55 58 58 59 63 63 65 66 67 HVTH: Phạm Thanh Đàm Luận án tốt nghiệp cao học Mục lục 3.2.4 Filter banks -3.2.4.1 Phaân tích ïmiền thời gian 3.2.4.2 Phân tích filter banks đa kênh -3.2.4.3 Filter banks nhiều kênh wavelets packet - 69 70 73 74 CHƯƠNG IV: XÂY DỰNG HỆ THỐNG XỬ LÝ SỐ TÍN HIỆU 4.1 Tính toán nhanh DFT -4.1.1 Tính trực tiếp DFT -4.1.2 Thuật toán tính FFT theo soá -4.1.3 Thuaät toán tính DFT theo số -4.1.4 Thuật toán Goertzel -4.1.5 Thuật toán tính IFFT -4.2 Thực lọc FIR -4.2.1 Thieát kế mạch lọc FIR phase tuyến tính phương pháp cửa sổ 89 4.2.2 Thiết kế mạch lọc FIR phương pháp lấy mẫu tần số -4.3 Mạch lọc số có đáp ứng xung vô hạn IIR -4.3.1 Thiết kế mạch lọc IIR từ mạch lọc tương tự 4.3.2 Thiết kế mạch lọc IIR phương pháp tương đương vi phân 4.3.3 Thiết kế mạch lọc IIR phương pháp tính đáp ứng xung bất biến 98 4.4 Kỹ thuật trải phổ -4.4.1 Trải phổ chuỗi trực tiếp -4.4.2 Trải phổ nhảy tần -4.4.2.1 Đặc tính tín hiệu dịch tần -4.4.2.2 Toác độ dịch tần -4.4.3 Trải phổ nhảy tần chậm -4.4.4 Trải phổ nhảy tần nhanh -4.4.5 Hệ thống lai -4.4.5.1 FH/DS -4.4.5.2 TH/FH -4.4.5.3 TH/DS -4.4.6 So sánh DSSS FH -4.4.7 Khaû chống can nhiễu băng hẹp. 4.5 Biến đổi wavelets nhanh (Thuật giải Mallat) -4.5.1 Tính toán lọc -4.5.2 Tính toán hệ số biến đổi wavelets rời rạc DWT -4.5.3 Biến đổi wavelets ngược IDWT - GVHD: TS.Lê Tiến Thường 77 78 78 81 84 85 88 92 94 95 96 100 100 102 102 103 104 105 106 106 108 108 109 109 111 111 112 113 HVTH: Phạm Thanh Đàm Luận án tốt nghiệp cao học 4.6 4.6.1 4.6.2 4.6.3 Mục lục Khử nhiễu Wavelets Lấy ngưỡng cứng Lấy ngưỡng mềm Lấy ngưỡng quantile - 117 117 118 118 CHƯƠNG V:MÔ PHỎNG VÀ ĐÁNH GIÁ KẾT QUẢ 5.1 Giới thiệu mô hình 5.2 Mô chương trình 5.2.1 Chương trình FFT IFFT 5.2.2 Chương trình DWT IDWT 5.2.3 Chương trình lọc FIR 5.2.4 Điều chế tín hiệu 5.2.4.1 Điều chế biên độ ASK 5.2.4.2 Điều chế FSK 5.2.4.3 Điều chế phase PSK 5.2.4.4 Điều chế trải phổ 5.2.5 Lọc nhiễu dùng wavelets 120 122 122 122 123 124 125 128 130 132 135 Về cấu trúc vi xử lý DSP Lý thuyết sở cho hệ thống xử lý soá -Thực viết chương trình öùng duïng Mô chương trình -Hướng phát triển đề tài 139 140 140 141 141 CHƯƠNG VI: KẾT LUẬN 6.1 6.2 6.3 6.4 6.5 TÀI LIỆU THAM KHẢO 143 Phuï luïc source code 145 ¶ · GVHD: TS.Lê Tiến Thường HVTH: Phạm Thanh Đàm TMS320C6211, TMS320C6211B FIXED-POINT DIGITAL SIGNAL PROCESSORS TMS320C6711 FLOATING-POINT DIGITAL SIGNAL PROCESSOR SPRS073E – AUGUST 1998 – REVISED MAY 2001 MULTICHANNEL BUFFERED SERIAL PORT TIMING timing requirements for McBSP†‡ (see Figure 35) –100 –150 –167 NO tc(CKRX) tw(CKRX) Cycle time, CLKR/X CLKR/X ext Pulse duration, CLKR/X high or CLKR/X low CLKR/X ext tsu(FRH-CKRL) Setup time, external FSR high before CLKR low th(CKRL-FRH) Hold time, external FSR high after CLKR low tsu(DRV-CKRL) Setup time, DR valid before CLKR low th(CKRL-DRV) Hold time, DR valid after CLKR low 10 tsu(FXH-CKXL) Setup time, external FSX high before CLKX low 11 th(CKXL-FXH) Hold time, external FSX high after CLKX low MIN 2P§ CLKR int 0.5tc(CKRX) – 20 CLKR ext CLKR int CLKR ext CLKR int 22 CLKR ext CLKR int CLKR ext CLKX int 23 CLKX ext CLKX int CLKX ext UNIT MAX ns ns ns ns ns ns ns ns † CLKRP = CLKXP = FSRP = FSXP = If polarity of any of the signals is inverted, then the timing references of that signal are also inverted ‡ P = 1/CPU clock frequency in ns § The minimum CLKR/X period is twice the CPU cycle time (2P) This means that the maximum bit rate for communications between the McBSP and other device is 83 Mbps for 167 MHz CPU clock, 75 Mbps for 150 MHz CPU clock, or 50 Mbps for 100 MHz CPU clock; where the McBSP is either the master or the slave Care must be taken to ensure that the AC timings specified in this data sheet are met The maximum bit rate for McBSP-to-McBSP communications is 33 Mbps; therefore, the minimum CLKR/X clock cycle is either twice the CPU cycle time (2P), or 30 ns (33 MHz), whichever value is larger For example, when running parts at 167 MHz (P = ns), use 30 ns as the minimum CLKR/X clock cycle (by setting the appropriate CLKGDV ratio or external clock source) When running parts at 60 MHz (P = 16.67 ns), use 2P = 33 ns (30 MHz) as the minimum CLKR/X clock cycle The maximum bit rate for McBSP-to-McBSP communications applies when the serial port is a master of the clock and frame syncs (with CLKR connected to CLKX, FSR connected to FSX, CLKXM = FSXM = 1, and CLKRM = FSRM = 0) in data delay or mode (R/XDATDLY = 01b or 10b) and the other device the McBSP communicates to is a slave 56 POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251–1443 TMS320C6211, TMS320C6211B FIXED-POINT DIGITAL SIGNAL PROCESSORS TMS320C6711 FLOATING-POINT DIGITAL SIGNAL PROCESSOR SPRS073E – AUGUST 1998 – REVISED MAY 2001 MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED) switching characteristics over recommended operating conditions for McBSP†‡ (see Figure 35) NO –100 –150 –167 PARAMETER Delay time, CLKS high to CLKR/X high for internal CLKR/X generated from CLKS input UNIT MIN MAX 26 2PĐả C 1# C + 1# ns ns td(CKSH-CKRXH) Cycle time, CLKR/X tc(CKRX) tw(CKRX) Pulse duration, CLKR/X high or CLKR/X low CLKR/X int td(CKRH-FRV) Delay time, CLKR high to internal FSR valid CLKR int –11 CLKX int –11 CLKX ext CLKX int –9 CLKX ext CLKX int –9+ D1|| + D2|| CLKX ext + D1|| 19 + D2|| CLKR/X int td(CKXH-FXV) Delay time, CLKX high to internal FSX valid 12 tdis(CKXH-DXHZ) Disable time, DX high impedance following last data bit from CLKX high 13 td(CKXH-DXV) Delay time, CLKX high to DX valid 14 td(FXH-DXV) ns ns Delay time, FSX high to DX valid FSX int –1 ONLY applies when in data delay (XDATDLY = 00b) mode FSX ext ns ns ns ns † CLKRP = CLKXP = FSRP = FSXP = If polarity of any of the signals is inverted, then the timing references of that signal are also inverted ‡ Minimum delay times also represent minimum output hold times § P = 1/CPU clock frequency in ns For example, when running parts at 167 MHz, use P = ns ¶ The minimum CLKR/X period is twice the CPU cycle time (2P) This means that the maximum bit rate for communications between the McBSP and other device is 83 Mbps for 167 MHz CPU clock, 75 Mbps for 150 MHz CPU clock, or 50 Mbps for 100 MHz CPU clock; where the McBSP is either the master or the slave Care must be taken to ensure that the AC timings specified in this data sheet are met The maximum bit rate for McBSP-to-McBSP communications is 33 Mbps; therefore, the minimum CLKR/X clock cycle is either twice the CPU cycle time (2P), or 30 ns (33 MHz), whichever value is larger For example, when running parts at 167 MHz (P = ns), use 30 ns as the minimum CLKR/X clock cycle (by setting the appropriate CLKGDV ratio or external clock source) When running parts at 60 MHz (P = 16.67 ns), use 2P = 33 ns (30 MHz) as the minimum CLKR/X clock cycle The maximum bit rate for McBSP-to-McBSP communications applies when the serial port is a master of the clock and frame syncs (with CLKR connected to CLKX, FSR connected to FSX, CLKXM = FSXM = 1, and CLKRM = FSRM = 0) in data delay or mode (R/XDATDLY = 01b or 10b) and the other device the McBSP communicates to is a slave # C = H or L S = sample rate generator input clock = 2P if CLKSM = (P = 1/CPU clock frequency) = sample rate generator input clock = P_clks if CLKSM = (P_clks = CLKS period) H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero CLKGDV should be set appropriately to ensure the McBSP bit rate does not exceed the maximum limit (see ¶ footnote above) || Extra delay from CLKX high to DX valid applies only to the first data bit of a device, if and only if DXENA = in SPCR If DXENA = 0, then D1 = D2 = If DXENA = 1, then D1 = 2P, D2 = 4P POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251–1443 57 TMS320C6211, TMS320C6211B FIXED-POINT DIGITAL SIGNAL PROCESSORS TMS320C6711 FLOATING-POINT DIGITAL SIGNAL PROCESSOR SPRS073E – AUGUST 1998 – REVISED MAY 2001 MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED) CLKS 3 CLKR 4 FSR (int) FSR (ext) DR Bit(n-1) (n-2) (n-3) 3 CLKX FSX (int) 11 10 FSX (ext) FSX (XDATDLY=00b) 12 DX Bit 14 13 Bit(n-1) 13 (n-2) Figure 35 McBSP Timings 58 POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251–1443 (n-3) TMS320C6211, TMS320C6211B FIXED-POINT DIGITAL SIGNAL PROCESSORS TMS320C6711 FLOATING-POINT DIGITAL SIGNAL PROCESSOR SPRS073E – AUGUST 1998 – REVISED MAY 2001 MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED) timing requirements for FSR when GSYNC = (see Figure 36) –100 –150 –167 NO MIN tsu(FRH-CKSH) th(CKSH-FRH) UNIT MAX Setup time, FSR high before CLKS high ns Hold time, FSR high after CLKS high ns CLKS FSR external CLKR/X (no need to resync) CLKR/X (needs resync) Figure 36 FSR Timing When GSYNC = POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251–1443 59 TMS320C6211, TMS320C6211B FIXED-POINT DIGITAL SIGNAL PROCESSORS TMS320C6711 FLOATING-POINT DIGITAL SIGNAL PROCESSOR SPRS073E – AUGUST 1998 – REVISED MAY 2001 MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED) timing requirements for McBSP as SPI master or slave: CLKSTP = 10b, CLKXP = 0†‡ (see Figure 37) –100 –150 –167 NO MASTER MIN tsu(DRV-CKXL) th(CKXL-DRV) Setup time, DR valid before CLKX low UNIT SLAVE MAX MIN MAX 26 – 6P ns + 12P ns Hold time, DR valid after CLKX low † P = 1/CPU clock frequency in ns For example, when running parts at 167 MHz, use P = ns ‡ For all SPI slave modes, CLKG is programmed as 1/2 of the CPU clock by setting CLKSM = CLKGDV = switching characteristics over recommended operating conditions for McBSP as SPI master or slave: CLKSTP = 10b, CLKXP = 0†‡ (see Figure 37) NO –100 –150 –167 PARAMETER MASTER§ th(CKXL-FXL) td(FXL-CKXH) Hold time, FSX low after CLKX low¶ Delay time, FSX low to CLKX high# td(CKXH-DXV) Delay time, CLKX high to DX valid tdis(CKXL-DXHZ) Disable time, DX high impedance following last data bit from CLKX low tdis(FXH-DXHZ) Disable time, DX high impedance following last data bit from FSX high UNIT SLAVE MIN MAX T–9 T+9 MIN ns L–9 L+9 ns –9 L–9 L+9 6P + MAX 10P + 20 ns ns 2P + 6P + 20 ns td(FXL-DXV) Delay time, FSX low to DX valid 4P + 8P + 20 ns † P = 1/CPU clock frequency in ns For example, when running parts at 167 MHz, use P = ns ‡ For all SPI slave modes, CLKG is programmed as 1/2 of the CPU clock by setting CLKSM = CLKGDV = § S = Sample rate generator input clock = 2P if CLKSM = (P = 1/CPU clock frequency) = Sample rate generator input clock = P_clks if CLKSM = (P_clks = CLKS period) T = CLKX period = (1 + CLKGDV) * S H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero ¶ FSRP = FSXP = As a SPI master, FSX is inverted to provide active-low slave-enable output As a slave, the active-low signal input on FSX and FSR is inverted before being used internally CLKXM = FSXM = 1, CLKRM = FSRM = for master McBSP CLKXM = CLKRM = FSXM = FSRM = for slave McBSP # FSX should be low before the rising edge of clock to enable slave devices and then begin a SPI transfer at the rising edge of the master clock (CLKX) 60 POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251–1443 TMS320C6211, TMS320C6211B FIXED-POINT DIGITAL SIGNAL PROCESSORS TMS320C6711 FLOATING-POINT DIGITAL SIGNAL PROCESSOR SPRS073E – AUGUST 1998 – REVISED MAY 2001 MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED) CLKX FSX DX Bit Bit(n-1) DR Bit (n-2) (n-3) (n-4) Bit(n-1) (n-2) (n-3) (n-4) Figure 37 McBSP Timing as SPI Master or Slave: CLKSTP = 10b, CLKXP = POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251–1443 61 TMS320C6211, TMS320C6211B FIXED-POINT DIGITAL SIGNAL PROCESSORS TMS320C6711 FLOATING-POINT DIGITAL SIGNAL PROCESSOR SPRS073E – AUGUST 1998 – REVISED MAY 2001 MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED) timing requirements for McBSP as SPI master or slave: CLKSTP = 11b, CLKXP = 0†‡ (see Figure 38) –100 –150 –167 NO MASTER MIN tsu(DRV-CKXH) th(CKXH-DRV) Setup time, DR valid before CLKX high UNIT SLAVE MAX MIN MAX 26 – 6P ns + 12P ns Hold time, DR valid after CLKX high † P = 1/CPU clock frequency in ns For example, when running parts at 167 MHz, use P = ns ‡ For all SPI slave modes, CLKG is programmed as 1/2 of the CPU clock by setting CLKSM = CLKGDV = switching characteristics over recommended operating conditions for McBSP as SPI master or slave: CLKSTP = 11b, CLKXP = 0†‡ (see Figure 38) NO –100 –150 –167 PARAMETER MASTER§ MIN MAX L–9 L+9 ns T–9 T+9 ns Delay time, CLKX low to DX valid –9 6P + 10P + 20 ns Disable time, DX high impedance following last data bit from CLKX low –9 6P + 10P + 20 ns th(CKXL-FXL) td(FXL-CKXH) Hold time, FSX low after CLKX low¶ Delay time, FSX low to CLKX high# td(CKXL-DXV) tdis(CKXL-DXHZ) UNIT SLAVE MIN MAX td(FXL-DXV) Delay time, FSX low to DX valid H–9 H+9 4P + 8P + 20 ns † P = 1/CPU clock frequency in ns For example, when running parts at 167 MHz, use P = ns ‡ For all SPI slave modes, CLKG is programmed as 1/2 of the CPU clock by setting CLKSM = CLKGDV = § S = Sample rate generator input clock = 2P if CLKSM = (P = 1/CPU clock frequency) = Sample rate generator input clock = P_clks if CLKSM = (P_clks = CLKS period) T = CLKX period = (1 + CLKGDV) * S H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero ¶ FSRP = FSXP = As a SPI master, FSX is inverted to provide active-low slave-enable output As a slave, the active-low signal input on FSX and FSR is inverted before being used internally CLKXM = FSXM = 1, CLKRM = FSRM = for master McBSP CLKXM = CLKRM = FSXM = FSRM = for slave McBSP # FSX should be low before the rising edge of clock to enable slave devices and then begin a SPI transfer at the rising edge of the master clock (CLKX) CLKX Bit FSX DX Bit(n-1) DR Bit (n-2) (n-3) (n-4) Bit(n-1) (n-2) (n-3) (n-4) Figure 38 McBSP Timing as SPI Master or Slave: CLKSTP = 11b, CLKXP = 62 POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251–1443 TMS320C6211, TMS320C6211B FIXED-POINT DIGITAL SIGNAL PROCESSORS TMS320C6711 FLOATING-POINT DIGITAL SIGNAL PROCESSOR SPRS073E – AUGUST 1998 – REVISED MAY 2001 MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED) timing requirements for McBSP as SPI master or slave: CLKSTP = 10b, CLKXP = 1†‡ (see Figure 39) –100 –150 –167 NO MASTER MIN tsu(DRV-CKXH) th(CKXH-DRV) Setup time, DR valid before CLKX high UNIT SLAVE MAX MIN MAX 26 – 6P ns + 12P ns Hold time, DR valid after CLKX high † P = 1/CPU clock frequency in ns For example, when running parts at 167 MHz, use P = ns ‡ For all SPI slave modes, CLKG is programmed as 1/2 of the CPU clock by setting CLKSM = CLKGDV = switching characteristics over recommended operating conditions for McBSP as SPI master or slave: CLKSTP = 10b, CLKXP = 1†‡ (see Figure 39) NO –100 –150 –167 PARAMETER MASTER§ th(CKXH-FXL) td(FXL-CKXL) Hold time, FSX low after CLKX high¶ Delay time, FSX low to CLKX low# td(CKXL-DXV) Delay time, CLKX low to DX valid tdis(CKXH-DXHZ) Disable time, DX high impedance following last data bit from CLKX high tdis(FXH-DXHZ) Disable time, DX high impedance following last data bit from FSX high UNIT SLAVE MIN MAX T–9 T+9 MIN ns H–9 H+9 ns –9 H–9 H+9 6P + MAX 10P + 20 ns ns 2P + 6P + 20 ns td(FXL-DXV) Delay time, FSX low to DX valid 4P + 8P + 20 ns † P = 1/CPU clock frequency in ns For example, when running parts at 167 MHz, use P = ns ‡ For all SPI slave modes, CLKG is programmed as 1/2 of the CPU clock by setting CLKSM = CLKGDV = § S = Sample rate generator input clock = 2P if CLKSM = (P = 1/CPU clock frequency) = Sample rate generator input clock = P_clks if CLKSM = (P_clks = CLKS period) T = CLKX period = (1 + CLKGDV) * S H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero ¶ FSRP = FSXP = As a SPI master, FSX is inverted to provide active-low slave-enable output As a slave, the active-low signal input on FSX and FSR is inverted before being used internally CLKXM = FSXM = 1, CLKRM = FSRM = for master McBSP CLKXM = CLKRM = FSXM = FSRM = for slave McBSP # FSX should be low before the rising edge of clock to enable slave devices and then begin a SPI transfer at the rising edge of the master clock (CLKX) POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251–1443 63 TMS320C6211, TMS320C6211B FIXED-POINT DIGITAL SIGNAL PROCESSORS TMS320C6711 FLOATING-POINT DIGITAL SIGNAL PROCESSOR SPRS073E – AUGUST 1998 – REVISED MAY 2001 MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED) CLKX FSX DX Bit Bit(n-1) DR Bit (n-2) (n-3) (n-4) Bit(n-1) (n-2) (n-3) (n-4) Figure 39 McBSP Timing as SPI Master or Slave: CLKSTP = 10b, CLKXP = 64 POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251–1443 TMS320C6211, TMS320C6211B FIXED-POINT DIGITAL SIGNAL PROCESSORS TMS320C6711 FLOATING-POINT DIGITAL SIGNAL PROCESSOR SPRS073E – AUGUST 1998 – REVISED MAY 2001 MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED) timing requirements for McBSP as SPI master or slave: CLKSTP = 11b, CLKXP = 1†‡ (see Figure 40) –100 –150 –167 NO MASTER MIN tsu(DRV-CKXH) th(CKXH-DRV) Setup time, DR valid before CLKX high UNIT SLAVE MAX MIN MAX 26 – 6P ns + 12P ns Hold time, DR valid after CLKX high † P = 1/CPU clock frequency in ns For example, when running parts at 167 MHz, use P = ns ‡ For all SPI slave modes, CLKG is programmed as 1/2 of the CPU clock by setting CLKSM = CLKGDV = switching characteristics over recommended operating conditions for McBSP as SPI master or slave: CLKSTP = 11b, CLKXP = 1†‡ (see Figure 40) NO –100 –150 –167 PARAMETER MASTER§ MIN MAX H–9 H+9 ns T–9 T+9 ns Delay time, CLKX high to DX valid –9 6P + 10P + 20 ns Disable time, DX high impedance following last data bit from CLKX high –9 6P + 10P + 20 ns th(CKXH-FXL) td(FXL-CKXL) Hold time, FSX low after CLKX high¶ Delay time, FSX low to CLKX low# td(CKXH-DXV) tdis(CKXH-DXHZ) UNIT SLAVE MIN MAX td(FXL-DXV) Delay time, FSX low to DX valid L–9 L+9 4P + 8P + 20 ns † P = 1/CPU clock frequency in ns For example, when running parts at 167 MHz, use P = ns ‡ For all SPI slave modes, CLKG is programmed as 1/2 of the CPU clock by setting CLKSM = CLKGDV = § S = Sample rate generator input clock = 2P if CLKSM = (P = 1/CPU clock frequency) = Sample rate generator input clock = P_clks if CLKSM = (P_clks = CLKS period) T = CLKX period = (1 + CLKGDV) * S H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even = (CLKGDV + 1)/2 * S if CLKGDV is odd or zero ¶ FSRP = FSXP = As a SPI master, FSX is inverted to provide active-low slave-enable output As a slave, the active-low signal input on FSX and FSR is inverted before being used internally CLKXM = FSXM = 1, CLKRM = FSRM = for master McBSP CLKXM = CLKRM = FSXM = FSRM = for slave McBSP # FSX should be low before the rising edge of clock to enable slave devices and then begin a SPI transfer at the rising edge of the master clock (CLKX) POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251–1443 65 TMS320C6211, TMS320C6211B FIXED-POINT DIGITAL SIGNAL PROCESSORS TMS320C6711 FLOATING-POINT DIGITAL SIGNAL PROCESSOR SPRS073E – AUGUST 1998 – REVISED MAY 2001 MULTICHANNEL BUFFERED SERIAL PORT TIMING (CONTINUED) CLKX FSX DX Bit Bit(n-1) DR Bit (n-2) (n-3) (n-4) Bit(n-1) (n-2) (n-3) (n-4) Figure 40 McBSP Timing as SPI Master or Slave: CLKSTP = 11b, CLKXP = 66 POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251–1443 TMS320C6211, TMS320C6211B FIXED-POINT DIGITAL SIGNAL PROCESSORS TMS320C6711 FLOATING-POINT DIGITAL SIGNAL PROCESSOR SPRS073E – AUGUST 1998 – REVISED MAY 2001 TIMER TIMING timing requirements for timer inputs† (see Figure 41) –100 –150 –167 NO MIN tw(TINPH) tw(TINPL) Pulse duration, TINP high Pulse duration, TINP low † P = 1/CPU clock frequency in ns For example, when running parts at 167 MHz, use P = ns UNIT MAX 2P ns 2P ns switching characteristics over recommended operating conditions for timer outputs† (see Figure 41) NO –100 –150 –167 PARAMETER MIN tw(TOUTH) tw(TOUTL) UNIT MAX Pulse duration, TOUT high 4P – ns Pulse duration, TOUT low 4P – ns † P = 1/CPU clock frequency in ns For example, when running parts at 167 MHz, use P = ns TINPx TOUTx Figure 41 Timer Timing POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251–1443 67 TMS320C6211, TMS320C6211B FIXED-POINT DIGITAL SIGNAL PROCESSORS TMS320C6711 FLOATING-POINT DIGITAL SIGNAL PROCESSOR SPRS073E – AUGUST 1998 – REVISED MAY 2001 JTAG TEST-PORT TIMING timing requirements for JTAG test port (see Figure 42) –100 –150 –167 NO MIN UNIT MAX Cycle time, TCK 35 ns tc(TCK) tsu(TDIV-TCKH) Setup time, TDI/TMS/TRST valid before TCK high 10 ns th(TCKH-TDIV) Hold time, TDI/TMS/TRST valid after TCK high ns switching characteristics over recommended operating conditions for JTAG test port (see Figure 42) NO –100 –150 –167 PARAMETER td(TCKL-TDOV) Delay time, TCK low to TDO valid MIN MAX –3 18 TCK 2 TDO TDI/TMS/TRST Figure 42 JTAG Test-Port Timing 68 POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251–1443 UNIT ns TMS320C6211, TMS320C6211B FIXED-POINT DIGITAL SIGNAL PROCESSORS TMS320C6711 FLOATING-POINT DIGITAL SIGNAL PROCESSOR SPRS073E – AUGUST 1998 – REVISED MAY 2001 MECHANICAL DATA GFN (S-PBGA-N256) PLASTIC BALL GRID ARRAY 27,20 SQ 26,80 24,70 SQ 23,95 24,13 TYP 1,27 0,635 0,635 1,27 Y W V U T R P N M L K J H G F E D C B A 10 11 13 15 17 19 12 14 16 18 20 2,32 MAX 1,17 NOM Seating Plane 0,40 0,30 0,90 0,60 0,15 M 0,70 0,50 0,15 4040185-2/B 11/97 NOTES: A All linear dimensions are in millimeters B This drawing is subject to change without notice thermal resistance characteristics (S-PBGA package) NO °C/W Air Flow (m/s)† RΘJC RΘJA Junction-to-case 6.4 N/A Junction-to-free air 25.5 0.0 RΘJA RΘJA Junction-to-free air 23.1 0.5 Junction-to-free air 22.3 1.0 RΘJA Junction-to-free air † m/s = meters per second 21.2 2.0 POST OFFICE BOX 1443 • HOUSTON, TEXAS 77251–1443 69 IMPORTANT NOTICE Texas Instruments and its subsidiaries (TI) reserve the right to make changes to their products or to discontinue any product or service without notice, and advise customers to obtain the latest version of relevant information to verify, before placing orders, that information being relied on is current and complete All products are sold subject to the terms and conditions of sale supplied at the time of order acknowledgment, including those pertaining to warranty, patent infringement, and limitation of liability TI warrants performance of its products to the specifications applicable at the time of sale in accordance with TI’s standard warranty Testing and other quality control techniques are utilized to the extent TI deems necessary to support this warranty Specific testing of all parameters of each device is not necessarily performed, except those mandated by government requirements Customers are responsible for their applications using TI components In order to minimize risks associated with the customer’s applications, adequate design and operating safeguards must be provided by the customer to minimize inherent or procedural hazards TI assumes no liability for applications assistance or customer product design TI does not warrant or represent that any license, either express or implied, is granted under any patent right, copyright, mask work right, or other intellectual property right of TI covering or relating to any combination, machine, or process in which such products or services might be or are used TI’s publication of information regarding any third party’s products or services does not constitute TI’s approval, license, warranty or endorsement thereof Reproduction of information in TI data books or data sheets is permissible only if reproduction is without alteration and is accompanied by all associated warranties, conditions, limitations and notices Representation or reproduction of this information with alteration voids all warranties provided for an associated TI product or service, is an unfair and deceptive business practice, and TI is not responsible nor liable for any such use Resale of TI’s products or services with statements different from or beyond the parameters stated by TI for that product or service voids all express and any implied warranties for the associated TI product or service, is an unfair and deceptive business practice, and TI is not responsible nor liable for any such use Also see: Standard Terms and Conditions of Sale for Semiconductor Products www.ti.com/sc/docs/stdterms.htm Mailing Address: Texas Instruments Post Office Box 655303 Dallas, Texas 75265 Copyright  2001, Texas Instruments Incorporated ... xuất vi xử lý chuyên dùng cho xử lý tín hiệu Việc ứng dụng vi xử lý đem lại hiệu cao xử lý tín hiệu Trong luận án này, với đề tài “ Nghiên cứu ứng dụng chip DSPs xử lý tín hiệu thông tin? ?? thực... tín hiệu thông tin II Nhiệm vụ nội dung Tìm hiểu cấu trúc phần cứng họ vi xử lý xử lý tín hiệu (DSPs) Nghiên cứu lý thuyết xử lý số tín hiệu Xây dựng số chương trình để giải toán xử lý số tín hiệu. .. nghiệp cao học Ứng dụng chip DSPs xử lý tín hiệu thông tin TÓM TẮT Xử lý tín hiệu thời gian thực vấn đề quan tâm ngành xử lý tín hiệu Lónh vực nghiên cứu phát triển qua nhiều giai đoạn Trong giai