Signal và Variable

Trường ĐHSPKT Hưng Yên Tìm hiểu VHDL Chương 7: Signal Variable VHDL cung cấp hai đối tượng để giải giá trị liệu không tĩnh (non-static): SIGNAL VARIABLE Nó cịn cung cấp cách để thiết lập giá trị mặc định (static): CONSTANT GENERIC CONSTANT GENERIC tồn cục sử dụng kiểu mã, đồng thời VARIABLE cục bộ, sử dụng bên phần mã (trong PROCESS, FUNCTION, PROCEDURE) 7.1 CONSTANT CONSTANT phục vụ cho việc thiết lập giá trị mặc định Cú pháp: CONSTANT name : type := value; Ví dụ: CONSTANT set_bit : BIT := '1'; CONSTANT datamemory : memory := (('0','0','0','0'), ('0','0','0','1'), ('0','0','1','1')); CONSTANT khai báo PACKAGE, ENTITY ARCHITECTURE Khi khai báo gói (package), tồn cục, gói sử dụng nhiều thực thể (entity) Khi khai báo thực thể (sau PORT), tồn cục với tất kiến trúc (architecture) theo thực thể Khi khai báo kiến trúc (trong phần khai báo nó), tồn cục với mã kiến trúc 7.2 SIGNAL SIGNAL phục vụ giải giá trị vào mạch, đơn vị bên Tín hiệu biểu diễn cho việc kết nối mạch (các dây) Thể là, tất PORT ENTITY tín hiệu mặc định Cú pháp: SIGNAL name : type [range] [:= initial_value]; - 80 - Trường ĐHSPKT Hưng Yên Tìm hiểu VHDL Ví dụ: SIGNAL control: BIT := '0'; SIGNAL count: INTEGER RANGE TO 100; SIGNAL y: STD_LOGIC_VECTOR (7 DOWNTO 0); Khai báo SIGNAL tạo chỗ giống khai báo CONSTANT Khía cạnh quan trọng SIGNAl, sử dụng bên phần mã (PROCESS), cập nhật khơng tức Giá trị không nên đợi để đọc trước kết thúc PROCESS, FUNCTION, PROCEDURE tương ứng Phép toán gán cho SIGNAL “