ĐIỆN tử VIỄN THÔNG 3 6 VHDL FSM khotailieu

CHƯƠNG NGÔN NGỮ MÔ TẢ PHẦN CỨNG  3.1 Giới thiệu VHDL  3.2 Cấu trúc mã lệnh  3.3 Các kiểu liệu  3.4 Các phép toán thuộc tính  3.5 Code song song/Code  3.6 Máy trạng thái hữu hạn FSM 3.6 Máy trạng thái hữu hạn FSM • 3.6.1 Thiết kế mạch số - FSM • 3.6.2 Mơ tả FSM VHDL 3.6.1 Thiết kế mạch số - FSM • Máy trạng thái hữu hạn Finite State Machine (FSM) • FSM loại Moore (phụ thuộc vào trạng thái) • FSM loại Mealy (phụ thuộc vào trạng thái + tín hiệu vào) • Các bước thiết kế: Bước 1: Vẽ sơ đồ trạng thái Bước 2: Tối thiểu hoá số lượng trạng thái Bước 3: Mã hoá trạng thái Bước 4: Lựa chọn flip-flop Bước 5: Thực mạch logic tổ hợp Bước 6: Phân tích tín hiệu theo thời gian 3.6.1 Thiết kế mạch số - FSM • Ví dụ: Thiết kế đếm Bộ đếm đếm có tín hiệu CE=1 (Count Enable) ngừng đếm CE= • Bước 1: Vẽ sơ đồ trạng thái FSM CE=0 CE=0 Count=0 CE=1 CE=1 CE=1 CE=0 Count=3 Count=2 CE=1 Count=1 CE=0 3.6.1 Thiết kế mạch số - FSM Chỉ chuyển trạng thái sườn lên xung nhịp Tại sườn lên xung nhịp, phép điều kiện chuyển trạng thái xảy CE=0 CE=0 Count=0 CE=1 CE=1 CE=1 CE=0 Count=1 Count=3 Count=2 CE=1 Ta trạng thái “Count=0” CE = 0: đợi chân sườn lên xung nhịp CE=1: đợi chân sườn lên khác chưa đếm Sườn lên xung nhịp: chuyển sang trạng thái “Count=1”, CE =1 CE = 0: đợi chân sườn lên khác Sườn lên xung nhịp: chyển sang “Count=1”, với CE=0 CE=0 3.6.1 Thiết kế mạch số - FSM • Bước 2: Tối thiểu hố số trạng thái • Bước 3: Mã hoá trạng thái CE=0 CE=0 Q1Q0=00 CE=1 CE=1 CE=1 CE=0 Q1Q0=11 Q1Q0=10 CE=1 Q1Q0=01 CE=0 3.6.1 Thiết kế mạch số - FSM • Bước 4: Chọn loại flip-flop Ở để đơn giản ta chọn loại D • Bước 5: Thực mạch 3.6.1 Thiết kế mạch số - FSM • Chuyển FSM sang bảng trạng thái CE=0 CE=0 Q1Q0=00 CE=1 CE=1 CE=1 CE=0 Q1Q0=11 Q1Q0=10 CE=1 Q1Q0=01 CE=0 3.6.1 Thiết kế mạch số - FSM • Xác định hàm đầu vào flip-flop D Present state Q1Q0 Next state Q 1nQ 0n CE=0 CE=1 00 01 01 10 10 11 11 00 00 01 10 11 Excitation table for D flip-flop Q 0 1 Q(next) D 1 1 ⇒ D to be applied is identical to Qn Q0 Q1n=D1 CE Q0 Q1 0 1 1 Q0n=D0 CE Q1 1 0 3.6.1 Thiết kế mạch số - FSM • Thực hiện: Q0 Q1n=D1 CE Q0 Q1 0 1 1 Q0n=D0 CE Q1 1 0 CE Q1 Q0 Q1n Q1 D1 Q’ Q0n Q0 D0 Q’ 10 3.6 Máy trạng thái hữu hạn FSM 3.6.1 Thiết kế mạch số - FSM 3.6.2 Mô tả FSM VHDL 3.6.2.1 Giới thiệu 3.6.2.2 Kiểu thiết kế thứ 3.6.2.3 Kiểu thiết kế thứ hai 3.6.2 Mô tả FSM VHDL 3.6.2.1 Giới thiệu FSM gồm phần Phần mạch tổ hợp Logic tổ hợp Có đầu vào: Pr_state , Input Và đầu ra: Output Input Nx_state, Output Pr_state Nx_state Phần mạch Có đầu vào: Nx_state, clock, reset Và đầu ra: Pr_state Chứa trigger Logic clock reset 3.6.2 Mô tả FSM VHDL 3.6.2.1 Giới thiệu Phần mạch tổ hợp: Thường không dùng process Output Input Logic tổ hợp Phần mạch tuần tự: Có process với danh sách nhạy chứa clock reset Pr_state Nx_state Hoạt động mạch - Khi reset Pr_state trở trạng thái khởi tạo hệ thống - Ngược lại, có clock khối lưu trữ trạng thái Nx_state chuyển tới đầu trạng thái Pr_state Logic clock reset 3.6.2 Mô tả FSM VHDL 3.6.2.2 Kiểu thiết kế thứ • Đặc điểm -Đầu mạch không phụ thuộc vào clk -Thiết kế hai phần tách rời -Tất trạng thái khai báo rõ ràng sử dụng kiểu liệu liệt kê • Thiết kế phần mạch dãy: Sử dụng process Pr_state PROCESS (reset, clock) BEGIN IF (reset = ‘1’) THEN pre_state