THIẾT kế CMOS VLSI CÔNG SUẤT THẤP DÙNG kĩ THUẬT ADIABATIC LOGIC

THIẾT kế CMOS VLSI CÔNG SUẤT THẤP DÙNG kĩ THUẬT ADIABATIC LOGIC

ĐỒ ÁN TỐT NGHIỆP THIẾT KẾ CMOS VLSI CÔNG SUẤT THẤP DÙNG KĨ THUẬT ADIABATIC LOGIC MỤC LỤC DANH MỤC CÁC HÌNH VẼ .VIII DANH MỤC CÁC BẢNG BIỂU X DANH MỤC CÁC TỪ VIẾT TẮT XI CHƯƠNG TỔNG QUAN VỀ ĐỀ TÀI 1.1 MỤC ĐÍCH VÀ Ý NGHĨA CỦA ĐỀ TÀI 1.2 NỘI DUNG CỦA ĐỀ TÀI 1.3 PHƯƠNG PHÁP THỰC HIỆN CHƯƠNG CƠ SỞ LÍ THUYẾT 2.1 QUY TRÌNH THIẾT KẾ VLSI 2.1.1 Giới thiệu Transistor CMOS 2.1.2 Quy trình thiết kế 2.2 VẤN ĐỀ TIÊU TÁN CÔNG SUẤT THẤP TRONG VLSI 2.2.1 Nguồn công suất tiêu thụ IC CMOS 2.3 CÁC PHƯƠNG PHÁP THIẾT KẾ VLSI CÔNG SUẤT THẤP .8 CHƯƠNG THIẾT KẾ CMOS VLSI CÔNG SUẤT THẤP DÙNG KĨ THUẬT ADIABATIC LOGIC 10 3.1 PHƯƠNG PHÁP THIẾT KẾ ADIABATIC LOGIC .10 3.1.1 Nguyên tắc chuyển đổi ADIABATIC logic 10 3.1.2 Một cổng ADIABATIC LOGIC đơn giản 13 3.1.3 Giới thiệu cổng PAL 14 3.2 THIẾT KẾ VÀ MÔ PHỎNG CÁC CỔNG LOGIC CƠ BẢN .16 3.2.1 Thiết kế cổng NOT dùng công nghệ CMOS thường PAL 16 3.2.2 Thiết kế mô cổng NOR dùng công nghệ CMOS thường PAL 19 3.2.4 Thiết kế mô cổng NAND dùng công nghệ CMOS thường PAL 22 3.2.5 Thiết kế mô cổng XOR dùng công nghệ CMOS thường PAL 25 3.2.6 Thiết kế mô cổng đầu vào A.B+C dùng công nghệ PAL 28 CHƯƠNG THIẾT KẾ VÀ PHÂN TÍCH MẠCH CARRY-LOOK AHEAD DÙNG KĨ THUẬT ADIABATIC LOGIC 29 4.1 GIỚI THIỆU VỀ MẠCH CỘNG 29 4.2 MẠCH CỘNG NHÌN SỐ NHỚ TRƯỚC CARRY-LOOK AHEAD 33 4.3 MÔ PHỎNG MẠCH CARRY-LOOK AHEAD .35 CHƯƠNG KẾT LUẬN 41 5.1 KẾT LUẬN .41 5.2 HƯỚNG PHÁT TRIỂN .41 TÀI LIỆU THAM KHẢO 42 DANH MỤC CÁC HÌN HÌNH 2-1: KÍ HIỆU CÁC TRANSISTOR VÀ MỨC CHUYỂN MẠCH .3 HÌNH 2-2: MỘT CỔNG CMOS LÁI MỘT TỤ ĐIỆN ĐẦU RA HÌNH 2-3: DỊNG NGẮN MẠCH TRONG QUÁ TRÌNH CHUYỂN ĐỔI YHÌNH 3-1: MẠCH GIẢI THÍCH CHUYỂN ĐỔI ADIABATIC LOGI .12 HÌNH 3-2: SƠ ĐỒ MẠCH CHUNG CỦA CỔNG LOGIC CMOS THÔNG THƯỜNG 14 HÌNH 3-3: CẤU TRÚC LIÊN KẾT CỦA CỔNG LOGIC ADIABATIC CÓ CÙNG CHỨC NĂNG .14 HÌNH 3-4: SƠ ĐỒ CỔNG A.B+C SỬ DỤNG LOGIC THIẾT KẾ PAL .15 HÌNH 3-5: SƠ ĐỒ CỔNG NOT DÙNG CÔNG NGHỆ CMOS THƯỜNG 17 HÌNH 3-6: KẾT QUẢ MƠ PHỎNG CỔNG NOT DÙNG CÔNG NGHỆ CMOS THƯỜNG 17 HÌNH 3-7: SƠ ĐỒ CỔNG NOT DÙNG CƠNG NGHỆ PAL 18 HÌNH 3-8: KẾT QUẢ MÔ PHỎNG CỔNG NOT DÙNG CÔNG NGHỆ PAL 18 HÌNH 3-9: SƠ ĐỒ CỔNG NOR DÙNG CƠNG NGHỆ CMOS THƯỜNG .20 HÌNH 3-10: KẾT QUẢ MƠ PHỎNG CỔNG NOR DÙNG CÔNG NGHỆ CMOS THƯỜNG 20 HÌNH 3-11: SƠ ĐỒ CỔNG NOR DÙNG CƠNG NGHỆ PAL 21 HÌNH 3-12: KẾT QUẢ MÔ PHỎNG CỔNG NOR DÙNG CÔNG NGHỆ PAL .21 HÌNH 3-13: SƠ ĐỒ CỔNG NAND DÙNG CƠNG NGHỆ CMOS THƯỜNG 23 HÌNH 3- 14: KẾT QUẢ MƠ PHỎNG CỔNG NAND DÙNG CÔNG NGHỆ CMOS THƯỜNG 23 HÌNH 3-15: SƠ ĐỒ CỔNG NAND DÙNG CƠNG NGHỆ PAL 24 HÌNH 3-16: KẾT QUẢ MÔ PHỎNG CỔNG NAND DÙNG CÔNG NGHỆ PAL 24 HÌNH 3-17: SƠ ĐỒ CỔNG XOR DÙNG CƠNG NGHỆ CMOS THƯỜNG .26 HÌNH 3-18: KẾT QUẢ MƠ PHỎNG CỔNG XOR DÙNG CÔNG NGHỆ CMOS THƯỜNG 26 HÌNH 3-19: SƠ ĐỒ CỔNG XOR DÙNG CƠNG NGHỆ PAL .27 HÌNH 3-20: KẾT QUẢ MÔ PHỎNG CỔNG XOR DÙNG CÔNG NGHỆ PAL .27 HÌNH 3-21: SƠ ĐỒ CỔNG A.B+C DÙNG CƠNG NGHỆ PAL 29 HÌNH 3-22: KẾT QUẢ MƠ PHỎNG CỔNG A.B+C DÙNG CƠNG NGHỆ PAL 29 YHÌNH 4-1: CỘNG LOGIC MỘT BIT 30 HÌNH 4-2: SƠ ĐỒ MẠCH HA 30 HÌNH 4-3: CỘNG NHỊ PHÂN SONG SONG 31 HÌNH 4-4: BOOLEAN MẠCH CỘNG TOÀN PHẦN 31 HÌNH 4-5: SƠ ĐỒ MẠCH CỘNG FA 32 HÌNH 4-6: SƠ ĐỒ MẠCH CỘNG FA SỬ DỤNG HA 32 HÌNH 4-7: MẠCH CÔNG BIT SONG SONG SỬ DỤNG FULL ADDER 33 HÌNH 4-8: THIẾT KẾ LOGIC CHO MẠCH CLA BIT .33 HÌNH 4-9: SƠ ĐỒ MẠCH CỘNG CLA BIT 35 HÌNH 4-10: SCHEMATIC MẠCH CLA DÙNG CƠNG NGHỆ CMOS THƯỜNG 36 HÌNH 4-11: KẾT QUẢ MÔ PHỎNG MẠCH CLA DÙNG CÔNG NGHỆ CMOS THƯỜNG 37 HÌNH 4-12: SCHEMATIC MẠCH CLA DÙNG CƠNG NGHỆ PAL 38 HÌNH 4-13: KẾT QUẢ MÔ PHỎNG MẠCH CLA DÙNG CÔNG NGHỆ PAL .39 DANH MỤC CÁC BẢNG BI BẢNG 3-1: SO SÁNH CÔNG SUẤT TIÊU THỤ CỦA CỔNG NOT CMOS/PAL 19 BẢNG 3-2: SO SÁNH CÔNG SUẤT TIÊU THỤ CỦA CỔNG NOR CMOS/PAL 22 BẢNG 3-3: SO SÁNH CÔNG SUẤT TIÊU THỤ CỦA CỔNG NAND CMOS/PAL 25 BẢNG 3-4: SO SÁNH CÔNG SUẤT TIÊU THỤ CỦA CỔNG XOR CMOS/PAL 28 YBẢNG 4-1: BẢNG SỰ THẬT MẠCH CỘNG FULL ADDER 30 BẢNG 4-2: SO SÁNH CÔNG SUẤT TIÊU THỤ CỦA MẠCH CLA CMOS/PAL 40 DANH MỤC CÁC TỪ VIẾT TẮT CMOS Complementary Metal-Oxide-Semiconductor VLSI Very-large-scale integration PAL Pass Transistor Adiabatic Logic CLA Carry-Look Ahead ĐỒ ÁN TỐT NGHIỆP Trang 1/43 CHƯƠNG TỔNG QUAN VỀ ĐỀ TÀI 1.1 Mục đích ý nghĩa đề tài Mục tiêu luận án cung cấp giải pháp lượng thấp cho thiết kế vi mạch tích hợp có vi mơ lớn Đặc biệt tập trung vào việc giảm tiêu hao lượng, thứ ngày tăng theo mở rông công nghệ Các kĩ thuật khác cấp độ khác trình thiết kế thực để giảm tản lượng cấp mạch, kiến trúc cấp hệ thống Cơ cấu ADIABATIC LOGIC làm giảm mạnh tiêu hao lượng Kỹ thuật chuyển đổi ADIABATIC LOGIC thực tiêu tán điện thấp, chi phí mạch phức tạp ADIABATIC LOGIC cung cấp cách để tái sử dụng lượng lưu trữ tụ điện tải cách truyền thống xả tụ điện tải xuống mặt đất lãng phí lượng 1.1 Nội dung đề tài Nắm qui trình thiết kế CMOS VLSI công suất thấp vấn đề tiêu tán công suất Các kĩ thuật thiết kế VLSI công suất thấp Kĩ thuật thiết kế ADIABATIC LOGIC ứng dụng kĩ thuật thiết kế phân tích mạch carry look ahead 1.2 Phương pháp thực Các nhiệm vụ cần thực đồ án này: Tìm hiểu lí thuyết kiến thức CMOS VLSI kĩ thuật thiết kế ADIABATIC LOGIC Sử dụng phần mềm Virtuoso để vẽ cổng logic CMOS để thiết kế phân tích mạch carry look ahead dùng kĩ thuật ADIABATIC LOGIC CHƯƠNG CƠ SỞ LÍ THUYẾT Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 2/43 1.3 Quy trình thiết kế VLSI 1.1.1 Giới thiệu Transistor CMOS Cấu trúc diode gồm có chất bán dẫn loại P bán dẫn loại N Khi điện áp chất bán dẫn loại P(anode) tăng lớn điện áp bán dẫn loại N(cathode) diode phân cực thuận có dòng điện di chuyển Ngược lại điện áp cathode nhỏ diode phân cực nghịch dòng điện khơng di chuyển Cấu trúc MOS (Metal-Oxide-Semiconductor) hình thành cách chồng thêm vài lớp vật liệu dẫn điện cách điện Công nghệ CMOS cho ta loại Transistor: Transistor loại N (NMOS) Transistor loại P (PMOS) Hoạt động Transistor dựa trường điện linh kiện Hình 2-1: Kí hiệu Transistor mức chuyển mạch 1.1.2 Quy trình thiết kế Quy trình thiết kế VLSI chia làm phân đoạn chính:  Mơ hình hóa Các mơ hình mạch cơng cụ biểu diễn ý tưởng thiết kế Do mơ hình hóa đóng vai trò quan trọng thiết kế mạch vi điện tử mơ hình phương tiện mang thơng tin mạch xây dựng cách cụ thể xác Thiết kế VLSI cơng suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 3/43 Do mơ hình cần phải xác, chặt chẽ có mức độ tổng quát, suốt dễ hiểu người thiết kế máy  Tổng hợp tối ưu hóa Tổng hợp giai đoạn sáng tạo thứ hai trình thiết kế Giai đoạn đầu tuân theo ý tưởng nhà thiết kế hình thành dần khái niệm mạch xây dựng mơ hình sơ mạch Mục đích giai đoạn xâydựng mơ hình chi tiết mạch chi tiết dạng hình học phục vụ cho cơng đoạn lắp ráp tạo vỏ bọc cho mạch  Kiểm duyệt phê chuẩn Quá trình phê chuẩn mạch việc đạt mức độ chắn hợp lý mạch điện làm việc với giả thiết khơng có lỗi chế tạo Nhằm loại bỏ lỗi thiết kế có trước đưa vào sản xuất Quá trình phê chuẩn mạch bao gồm việc xây dựng mơ hình mơ mạch dựa thiết kế thực kiểm tra 1.4 Vấn đề tiêu tán công suất thấp VLSI 1.1.3 Nguồn công suất tiêu thụ IC CMOS Công suất tiêu thụ hạn chế cho phát triển công nghệ bán dẫn Xác định nguồn điện tiêu thụ quan trọng cho việc phát triển kỹ thuật giảm tiêu hao lượng công nghệ chế tạo, mạch mức kết cấu Công suất tiêu thụ mạch CMOS gồm có cơng suất động dùng để chuyển mạch cơng suất tĩnh nguồn lượng tiêu hao rò rỉ ngắn mạch Ở có ba nguồn tiêu thụ điện chủ yếu mạch CMOS:  Công suất động tiêu thụ (Pdynamic)  Công suất tiêu thụ rò rỉ (Pleakage) Thiết kế VLSI cơng suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 29/43 CHƯƠNG THIẾT KẾ VÀ PHÂN TÍCH MẠCH CARRY-LOOK AHEAD DÙNG KĨ THUẬT ADIABATIC LOGIC 1.7 Giới thiệu mạch cộng  Mạch cộng bán phần Half Adder (HA) - Cộng số bit Hình 4-1: Cộng logic bit Hình 4-2: Sơ đồ mạch HA  Cộng số có nhiều bit: Cộng cặp bit bình thường vị trí cặp bit i, có carry-in từ bit i-1 Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 30/43 Cout=Cin+1 Cin Hình 4-3: Cộng nhị phân song song  Thiết kế cộng toàn phần Full Adder Bảng 4-1: Bảng thật mạch cộng Full Adder Bit vào thứ Bit vào thứ Bit nhớ đầu Bit tổng đầu Bit nhớ đầu xi yi vào Cin C S X Y Cin Cout S 0 0 0 1 0 1 0 1 1 0 1 1 1 0 1 1 1 - ngõ vào (2 ngõ vào cho số 1-bit cần tính tổng, ngõ vào cho số nhớ đầu vào (carry-in)) Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 31/43 - ngõ (1 ngõ cho tổng cho số nhớ đầu (carry-out)) Hình 4-4: Boolean mạch cộng tồn phần Hình 4-5: Sơ đồ mạch cộng FA Sử dụng lại mạch cộng Half Adder Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 32/43 Hình 4-6: Sơ đồ mạch cộng FA sử dụng HA Hình 4-7: Mạch công bit song song sử dụng Full Adder - Mạch FA bắt đầu với việc cộng cặp bit từ LSB đến MSB + Nếu carry xuất vị trí bit i, cộng thêm vào phép cộng vị trí bit thứ i+1 - Việc kết hợp thường gọi mạch cộng Carry-Ripple + Vì carry “ripple” từ FA sang FA + Tốc độ phép cộng bị giới hạn trình truyền số nhớ - Mỗi FA có khoảng trễ (delay), giả sử Δt Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 33/43 + Độ trễ phụ thuộc vào số lượng bit; + Carry-out FA C1 có sau Δt + Carry-out FA C2 có sau 2Δt;  Cn tính tốn sau nΔt 1.8 Mạch cộng nhìn số nhớ trước Carry-look ahead Hình 4-8: Thiết kế logic cho mạch CLA bit Hàm xác đình Carry out lần cộng thứ i: Ci+1= XiYi + XiCi + YiCi = XiYi + (Xi+Yi)Ci Đặt Gi= XiYi Pi = Xi+Yi => Ci+1= Gi+PiCi Ta thao tác biểu thức Boolean để diễn tả mối quan hệ thành phần cộng Full Adder Việc truyền P G cho sau: P gọi hàm propagate, Carry-in =1 propagate (truyền) tầng cộng thứ i, Pi = Xi = Yi = 1; Carry-out = Ci G gọi hàm generate, Carry-out ln generate G=1, Gi = Xi Yi 1, không quan tâm Ci Xác định Carry-out mạch cộng n bit Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 34/43 Cn =Gn-1 + Pn-1.Cn-1 Mà Cn-1=Gn-2 + Pn-2Cn-2 nên Cn=Gn-1 + Pn-1(Gn-2 +Pn-2Cn-2) Cn=Gn-1 + Pn-1Gn-2 + Pn-1Pn-2Cn-2 Tiếp tục khai triển đến lần cộng ta công thức tổng quát: Cn=Gn-1+Pn-1Gn-2+Pn-1Pn-2Gn-3+…+Pn-1Pn-2….P1G0+Pn-1Pn-2….P1P0C0 Trong đó: + Pn-1Pn-2….P1P0C0: Số nhớ đầu vào C0 truyền qua tất lần cộng; + Pn-1Pn-2….P1G0: Số nhớ sinh lần cộng thứ truyền qua lần cộng lại; + Pn-1Pn-2Gn-3: Số nhớ sinh lần cộng thứ n-3 truyền qua lần cộng lại; + Pn-1Gn-2: Số nhớ sinh lần cộng thứ n-2 truyền qua lần cộng lại; + Gn-1: Số nhớ sinh lần cộng cuối  Trường hợp cộng bit: C1 = G0 + P0.C0 C2 = G1 + P1.G0 + P1.P0.C0 C3 = G2 + P2.G1 + P2.P1.G0 + P2.P1.P0.C0 C4 = G3 + P3.G2 + P3.P2.G1 + P3P2.P1.G0 + P3P2.P1.P0.C0 Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 35/43 1.9 Mô mạch Carry-Look Ahead Mô mạch CLA tần số 10MHz với Bit đầu vào A=10010101, B=10111100 để dạng sóng đầu S7 tới S0 Cout: Hình 4-9: Sơ đồ mạch cộng CLA bit Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 36/43 Hình 4-10: Schematic mạch CLA dùng công nghệ CMOS thường Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 37/43 Hình 4-11: Kết mơ mạch CLA dùng công nghệ CMOS thường Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 38/43 Hình 4-12: Schematic mạch CLA dùng cơng nghệ PAL Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 39/43 Hình 4-13: Kết mô mạch CLA dùng công nghệ PAL Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 40/43 Nhận xét: Dựa vào kết mơ ta thấy mức logic mạch CLA sử dụng công nghệ thường PAL có giá trị đầu giống ứng với bit đầu vào A=10010101, B=10111100, giá trị dạng sóng đầu S7 tới S0 Cout: S=01010001 Cout=1 Bảng 4-2: So sánh công suất tiêu thụ mạch CLA CMOS/PAL STT Tần số xung Power Clock (MHz) Cơng suất tiêu thụ CLA CMOS thường (µW) 10 11,36 20 12,77 50 19,5 100 30,9 Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC Cơng suất tiêu thụ CLA PAL (µW) ĐỒ ÁN TỐT NGHIỆP Trang 41/43 CHƯƠNG KẾT LUẬN 1.10 Kết luận Mạch CMOS thiết kế theo công nghệ PAL cung cấp giải pháp lượng thấp cho thiết kế vi mạch tích hợp có vi mơ lớn mục đích cuối thiết kế phải yêu cầu giống thiết kế mạch CMOS thường Cơ cấu adiabatic logic làm giảm mạnh tiêu hao lượng Kỹ thuật chuyển đổi ADIABATIC LOGIC thực tiêu tán điện thấp, chi phí mạch phức tạp Ưu điểm phương pháp ADIABATIC LOGIC tiết kiệm cơng suất động tiêu thụ q trình chuyển mạch tránh tình trọng lãng phí lượng điện xả xuống đất trình chuyển mạch Tuy nhiên tồn vài nhược điểm mạch phức tạp phải thiết kế lại mạch mà thay đổi mức logic đầu u cầu tốn đặt khơng thay đổi nên lượng CMOS sử dụng nhiều nên mạch trở nên phức tạp 1.11 Hướng phát triển Dựa vào thiết kế cổng CMOS theo phương pháp PAL ta ứng dụng để thiết kế mạch phức tạp nhằm thay mạch CMOS theo công nghệ thường để giảm tiêu hao lượng Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 42/43 TÀI LIỆU THAM KHẢO Tiếng Việt: [1] Tống Văn Ôn, Thiết kế vi mạch CMOS VLSI, Nhà xuất Phương Đông [2] TS Nguyễn Hữu Khánh Nhân, Bài giảng “Hệ thống VLSI”, Khoa ĐiệnĐiện tử, Trường Đại Học Tôn Đức Thắng, 2013 Tiếng Anh: [3] Akanksha Trigun, Animesh Jain, Siddharth Agarwal, “Pass Transistor Adiabatic Logic For Low Power VLSI Design”, Department of Electronics Engineering Institute of Technology Banaras Hindu University, 2011 [4] Abdellatif Bellaouar and Mohamed I Elmasry, Low-Power Digital VLSI Circuits and System, Kluwer Academic Publishers, 1995 [5] V Kursun and E.G Friedman, Multi-Voltage CMOS Circuit Design, John Wiley & Sons Ltd., 2006 [6] A.P.Chandrakasan and R.W Brodersen, “Minimizing Power Consumption in Digital CMOS Circuits”, Proceedinds of the IEEE, VOL 83, No 4, April 1995 [7] Sung-Mo Kung and Yusuf Leblebici, CMOS Digital Integrated Circuits, Tata MaGraw Hill Edition, 2003 [8] KAUSHIK ROY, YIBIN YE, “Ultra Low Energy Computing using Adiabatic Switching Principle” ECE Technical Reports, Purdue University, Indiana, March, 1995 Các nguồn khác: [9] “Mạch cộng Carry Ripple Carry Look Ahead” Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 43/43 https://www.academia.edu/8919599/Ph%E1%BB%A5_l%E1%BB%A5c_M %E1%BA%A1ch_c%E1%BB%99ng_Carry_Ripple_v %C3%A0_Carry_Look_Ahead Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC ... tài Nắm qui trình thiết kế CMOS VLSI cơng suất thấp vấn đề tiêu tán công suất Các kĩ thuật thiết kế VLSI công suất thấp Kĩ thuật thiết kế ADIABATIC LOGIC ứng dụng kĩ thuật thiết kế phân tích mạch... tự Thiết kế VLSI công suất thấp dùng kỹ thuật ADIABATIC LOGIC ĐỒ ÁN TỐT NGHIỆP Trang 10/43 CHƯƠNG THIẾT KẾ CMOS VLSI CÔNG SUẤT THẤP DÙNG KĨ THUẬT ADIABATIC LOGIC 1.6 Phương pháp thiết kế ADIABATIC. .. CÁC PHƯƠNG PHÁP THIẾT KẾ VLSI CÔNG SUẤT THẤP .8 CHƯƠNG THIẾT KẾ CMOS VLSI CÔNG SUẤT THẤP DÙNG KĨ THUẬT ADIABATIC LOGIC 10 3.1 PHƯƠNG PHÁP THIẾT KẾ ADIABATIC LOGIC .10