Thiết kế và mô phỏng mạch cộng trừ 32 bits dùng VHDL( có code )

có sơ đồ nguyên lý, sơ đồ khối và lưu đồ giải thuật và code đầy đủ cho mạch Thiết kế và mô phỏng mạch cộng trừ 32 bits dùng VHDL ...............................................................................................................................................................

MỤC LỤC

LỜI CẢM ƠN 1

NHẬN XÉT CỦA GIẢNG VIÊN HƯỚNG DẪN 2

DANH SÁCH CÁC TỪ VIẾT TẮT 7

DANH SÁCH CÁC BẢNG 8

DANH CÁCH CÁC HÌNH 9

LỜI NÓI ĐẦU 11

CHƯƠNG 1: GIỚI THIỆU VỀ ĐỀ TÀI THIẾT KẾ VÀ MÔ PHỎNG MẠCH CỘNG TRỪ 32BITS DÙNG VHDL 12

1.1 Giới thiệu đề tài 12

1.2 Hướng phát triển 12

CHƯƠNG 2: GIỚI THIỆU VỀ QUY TRÌNH THIẾT KẾ VI MẠCH 13

2.1 Tổng quan 13

2.2 Quy trình thiết kế vi mạch 13

CHƯƠNG 3: GIỚI THIỆU VỀ VHDL 17

3.1 Giới thiệu 17

3.2 Ứng dụng thiết kế mạch bằng VHDL 18

3.3 Cấu trúc mã 19

3.3.1 Các đơn vị VHDL cơ bản 19

3.3.2 Khai báo Library 19

3.3.3 Entity ( thực thể) 20

3.3.4 ARCHITECTURE ( cấu trúc) 21

3.4 Toán tử và thuộc tính 22

3.4.1 Toán tử 22

3.4.2 Toán tử gán 22

3.4.3 Toán tử Logic 23

3.4.4 Toán tử toán học 23

3.4.5 Toán tử so sánh 23

3.4.6 Signals 24

CHƯƠNG 4: THIẾT KẾ BỘ CỘNG TRỪ 32BITS 25

4.1 Sơ đồ tư duy 25

4.2 Bộ cộng, trừ 2 số 1 bit Full Adder 25

4.3 Sơ đồ thiết kế bộ cộng trừ 32 bits 27

4.4 Phân tích sơ đồ khối: 27

4.4.1 Sơ đồ khối bộ cộng : 28

5.1Tổng quan 31

5.2 Hướng dẫn thiết kế với Quartus 32

1) Bắt đầu 33

2) Khởi tạo một project 34

3) Thiết kế đầu vào dùng VHDL 36

4) Mô phỏng mạch đã được thiết kế 38

CHƯƠNG 6: KẾT QUẢ MÔ PHỎNG 43

6.1 Bộ cộng một bit 43

6.2 Bộ cộng, trừ 32 bits 43

6.3 Mô phỏng sơ đồ khối bộ cộng trừ 32 bits 44

CHƯƠNG 7: KẾT LUẬN 45

7.1 Ưu điểm, nhược điểm 45

7.2 Khả năng ứng dụng thực tế 45

TÀI LIỆU THAM KHẢO 46

PHỤ LỤC 47

DANH SÁCH CÁC TỪ VIẾT TẮT

ASIC Application Specific Integrated

Circuit

DANH SÁCH CÁC BẢNG

Bảng 4.1: Bảng sự thật của Full Adder -25

Bảng 4.2: chân Cout: -25

Bảng 4.3: chân S: -25

Bảng 4.4: XOR -26

Bảng 4.5: AND -27

DANH SÁCH CÁC HÌNH

Hình 2.1: quy trình thiết kế mạch -13

Hình 2.2: Logic Synthesis[3] -15

Hình 2.3: Kiểm tra dạng song[2] -15

Hình 2.4: Mapping[2] -16

Hình 3.1: Cấu trúc VHDL -19

Hình 3.2 : Các chế độ tín hiệu và cổng NAND. -21

Hình 4.1: Sơ đồ khối tư duy bộ cộng, trừ 32 bits[5] -25

Hình 4.2: Cấu trúc Full Adder -25

Hình 4.3: Sơ đồ thiết kế bộ cộng 32 bits -27

Hình 4.4: Sơ đồ khối bộ cộng. -28

Hình 4.5: Sơ đồ khối bộ cộng trừ 1 bit. -29

Hình 5.1: Luồng thiết kế FPGA[5] -31

Hình 5 2: Hiển thị chính của Quartus -31

Hình 5.3: Những công việc được thực hiện bởi Wizard -34

Hình 5.4: Khởi tạo một project mới -35

Hình 5.5: Phần mềm Quartus II có thể tạo ra một thư mục cho dự án -35

Hình 5.6: Wizard -35

Hình 5.7: Chọn họ thiết bị và những thông số mong muốn -36

Hình 5.8: Hiển thị của Quartus II cho Project đã được tạo ra -36

Hình 5.9: Cửa sổ trình biên soạn -37

Hình 5.10: Hiển thị sau khi biên dịch thành công -38

Hình 5.11: Bảng tóm tắt sau khi chỉ chạy Analysis & Syntheis -38

Hình 5.12: Chuẩn bị một tập tin vector kiểm tra -38

Hình 5.13: Cửa sổ Waveform Editor -39

Hình 5.14: Một đoạn trong Waveform Editor -39

Hình 5.15: Hộp thoại nhập Bus hay Node -40

Hình 5.16: Chọn node để đưa vào Waveform Editor -40

Hình 5.18: Thiết lập những giá trị kiểm tra -41

Hình 6.1: Kết quả mô phỏng dạng sóng bộ cộng một bit. -42

Hình 6.2: Kết quả mô phỏng cộng 32 bit -42

Hình 6.3: Kết quả mô phỏng trừ 32 bit -42

Hình 6.4: Kết quả mô phỏng cộng, trừ 32 bit -42

Hình 6.5: Sơ đồ khối bộ cộng trừ 32 bits -43

LỜI NÓI ĐẦU

Để đơn giản trong việc thiết kế số, người thiết kế cần một ngôn ngữ chuẩn đểmô tảcác mạch điện

Theo xu hướng phát triển của thế giới và sự hướng dẫn giúp đỡ tận tình của thầy

TS Võ Phú Thoại em đã chọn đề tài nghiên cứu của mình là

“Thiết kế và mô phỏng mạchcộng, trừ 32 bits dùng VHDL”

Trong quá trình thực hiện và làm báo cáo, vì chưa có kinh nghiệm , chỉ dựa vào lýthuyết đã học nên bài báo cáo chắc chắn sẽ không tránh khỏi những sai sót Kính mongnhận được sự góp ý, nhận xét từ phía quý Thầy, Cô để kiến thức của em ngày càng hoànthiện hơn và rút ra được những kinh nghiệm bổ ích có thể áp dụng vào thực tiễn một cáchhiệu quả trong tương lai

CHƯƠNG 1: GIỚI THIỆU VỀ ĐỀ TÀI THIẾT KẾ VÀ MÔ PHỎNG MẠCH

CỘNG TRỪ 32BITS DÙNG VHDL

Để đơn giản trong việc thiết kế số, người thiết kế cần một ngôn ngữ chuẩn đểmô tảcác mạch điện

Trong những năm gần đây công nghệ điện tử đã và đang phát triển nhảy vọt Cácloại IC LSI ( Larga Scale Integration), VLSK ( Very LargeScale Integration) với khảnăng tích hợp tới hàng triệu Transistor đã ra đời với nhiều ứng dụng khác nhau trongCông nghệ thông tin, Điện tử viễn thông, Tự động hóa… không ngừng đáp ứng các nhưcầu của xã hội Một trong những công nghệ mới, có thể thay thế cho các hệ thống sốtrước đây đòi hỏi rất nhiều thời gian và chi phí cho nghiên cứu và chế tạo, đó là côngnghệ ASIC ( Application Specific Integrated Circuit) Dẫn đầu trong lĩnh vực này là sảnphẩm FPGA ( Field Programmable Gate Arry) Sử dụng FPGA có thể tối thiểu hóa đượcnhiều công đoạn thiết kế, lắp ráp vì hầu hết thực hiện trên máy tính Các ngôn ngữ môphỏng phần cứng (HDL: Hardware Description Languages) như ABEL, VHDL, Verilog,

….Cho phép thiết kế mà mô phỏng hoạt động của mạch bằng chương trình Các chươngtrình mô phỏng cho phép xác định lỗi thiết kế một cách dễ dàng và kết quả thực hiện củachương trình là một file bit cấu hình để nạp vào FPGA để nó hoạt động giống như mộtmạch logic Các FPGA với khả năng tích hợp cao tới hàng triệu gate và cấu trúc mạch tối

ưu hóa mật độ tích hợp, hiệu suất cao cho phép xử lý nhanh, độ tin cây cao, dễ sử dụng,ứng dụng cao, rất đa dạng trong nhiều loại thiết bị điện tử hiện nay

Trong báo cáo này em sử dụng ngôn ngữ VHDL và phần mềm mô phỏng Quartus9.0

Bộ cộng, trừ 32 bits có thể phát triển lên thành bộ Alu, ứng dụng cho các phầnmềm tính toán số

CHƯƠNG 2: GIỚI THIỆU VỀ QUY TRÌNH THIẾT KẾ VI MẠCH

2.1 Tổng quan

Thiết kế vi mạch thường chia ra làm 3 loại:

- Thiết kế số (Digital IC design)

- Thiết kế tương tự (Analog IC design)

- Thiết kế tín hiệu hỗn hợp (Mixed-signal design)

Dù là thiết kế loại nào thì qui trình thiết kế cũng gồm 2 giai đoạn chính:

- Thiết kế luận lý (Logical design - Front End design)

- Thiết kế vật lý (Physical design - Back End design)

Chip sau khi được thiết kế sẽ được đêm đến nhà sản xuất Các công ty có thể tự sảnxuất theo thiết kế của mình, bán cho công ty khác hoặc nhờ công ty khác sản xuất chomình (fabless company) Chip sau khi sản xuất sẽ được kiểm tra kỹ lưỡng trước khi đếntay người tiêu dùng

2.2 Quy trình thiết kế vi mạch

Hình 2.1: quy trình thiết kế mạch [4]

Mô tả ban đầu về thiết kế (Specification):

+ Khi xây dựng một chip khả trình (FPGA) với ý nghĩa dành cho một ứng dụng riêngbiệt, vì xuất phát từ mỗi ứng dụng trong thực tiễn cuộc sống, sẽ đặt ra yêu cầu phải thiết

kế IC thực hiện tối ưu nhất những ứng dụng đó Bước đầu tiên của quy trình thiết kế này

có nhiệm vụ tiếp nhận các yêu cầu của thiết kế và xây dựng nên kiến trúc tổng quát của

Mô tả thiết kế(Design Specification):

+ Trong bước này, từ những yêu cầu của thiết kế và dựa trên khả năng của công nghệhiện có, người thiết kế kiến trúc sẽ xây dựng nên toàn bộ kiến trúc tổng quan cho thiết kế.Nghĩa là trong bước này người thiết kế kiến trúc phải mô tả được những vấn đề sau:

 Thiết kế có những khối nào?

 Mỗi khối có chức năng gì?

 Hoạt động của thiết kế và của mỗi khối ra sao ?

 Phân tích các kỹ thuật sử dụng trong thiết kế và các công cụ, phần mềm hỗ trợthiết kế

+ Một thiết kế có thể được mô tả sử dụng ngôn ngữ mô tả phần cứng, như VHDL hayVerilog HDL hoặc có thể mô tả qua bản vẽ mạch

+ Một thiết kế có thể vừa bao gồm bản vẽ mạch mô tả sơ đồ khối chung, vừa có thểdùng ngôn ngữ HDL để mô tả chi tiết cho các khối trong sơ đồ.

Mô phỏng chức năng (Function simulation):

+ Sau khi mô tả thiết kế, người thiết kế cần mô phỏng tổng thể thiết kế về mặt chứcnăng để kiểm tra thiết kế có hoạt động đúng với các chức năng yêu cầu

Tổng hợp logic (Logic Synthesis):

+ Tổng hợp logic là quá trình tổng hợp các mô tả thiết kế thành sơ đồ bố trí mạch(netlist) Quá trình chia thành 2 bước: chuyển đổi các mã RTL, mã HDL thành mô tảdưới dạng các biểu thức đại số Boolean và dựa trên các biểu thức này kết hợp với thư

viện tế bào chuẩn sẵn có để tổng hợp nên một thiết kế tối ưu

Hình 2.2: logic Synthesis [3]

Kiểm tra dạng sóng ( Vector Waveform):

+ Để kiểm tra chức năng, định thì hệ thống sẽ được thực hiện trên sơ đồ dạng sóng(vector waveform) Dựa trên sơ đồ định thì ta có thể quan sát được quan hệ ngõ vào vàngõ ra, sự thay đổi cũng như thời gian delay của các tín hiệu Từ đó ta có thể kiểm trađược chức năng và đưa ra tần số hoạt động tối đa của mạch

Hình 2.4: Kiểm tra dạng sóng [2]

Hiệu chỉnh các kết nối (Datapath Schematic):

+ Nhập netlist và các ràng buộc về thời gian vào một công cụ phân tích thời gian(timing analysic) Công cụ phân tích này sẽ tách rời tất cả các kết nối của thiết kế, tínhthời gian trễ của các kết nối dựa trên các ràng buộc Dựa trên kết quả phân tích (report)của công cụ phân tích, xác định các kết nối không thỏa mãn về thời gian Tùy theonguyên nhân dẫn đến không thỏa mãn mà ta có thể viết lại mã và tiến hành lại tổng hợplogic hoặc hiệu chỉnh lại các ràng buộc

Hình 2.4: Mapping [2]

CHƯƠNG 3: GIỚI THIỆU VỀ VHDL

3.1 Giới thiệu

VHDL là ngôn ngữ mô tả phần cứng cho các mạch tích hợp tốc độ rấtcao, là một loại ngôn ngữ mô tả phần cứng được phát triển dùng cho trươngtrình VHSIC( Very High Speed Itergrated Circuit) của bộ quốc phòng Mỹ Mụctiêu của việc phát triển VHDL là có được một ngôn ngữ mô phỏng phần cứngtiêu chuẩn và thống nhất cho phép thử nghiệm các hệ thống số nhanh hơn cũngnhư cho phép dễ dàng đưa các hệ thống đó vào ứng dụng trong thực tế Ngônngữ VHDL được ba công ty Intermetics, IBM và Texas Instruments bắt đầunghiên cứu phát triển vào tháng 7 năm 1983.Phiên bản đầu tiên được công bốvào tháng 8-1985 Sau đó VHDL được đề xuất để tổ chức IEEE xem xét thànhmột tiêu chuẩn chung Năm 1987 đã đưa ra tiêu chuẩn về VHDL( tiêu chuẩnIEEE-1076-1987)

VHDL được phát triển để giải quyết các khó khăn trong việc phát triển,thay đổi và lập tài liệu cho các hệ thống số VHDL là một ngôn ngữ độc lậpkhông gắn với bất kỳ một phương pháp thiết kế, một bộ mô tả hay công nghệphần cứng nào Người thiết kế có thể tự do lựa chọn công nghệ, phương phápthiết kế trong khi chỉ sử dụng một ngôn ngữ duy nhất Và khi đem so sánh vớicác ngôn ngữ mô phỏng phần cứng khác ta thấy VHDL có một số ưu điểm hơnhẳn là:

+Thứ nhất là tính công cộng:

VHDL được phát triển dưới sự bảo trợ của chính phủ Mỹ và hiện nay làmột tiêu chuẩn của IEEE.VHDL được sự hỗ trợ của nhiều nhà sản xuất thiết bịcũng như nhiều nhà cung cấp công cụ thiết kế mô phỏng hệ thống

+ Thứ hai là khả năng được hỗ trợ bởi nhiều công nghệ và nhiều phương

+ Thứ ba là tính độc lập với công nghệ:

VHDL hoàn toàn độc lập với công nghệ chế tạo phần cứng.Một mô tả

hệ thống dùng VHDL thiết kế ở mức cổng có thể được chuyển thành các bảntổng hợp mạch khác nhau tuỳ thuộc công nghệ chế tạo phần cứng mới ra đời nó

có thể được áp dụng ngay cho các hệ thống đã thiết kế

+ Thứ tư là khả năng mô tả mở rộng:

VHDL cho phép mô tả hoạt động của phần cứng từ mức hệ thống số cho đến mứccổng.VHDL có khả năng mô tả hoạt động của hệ thống trên nhiều mức nhưng chỉ sửdụng một cú pháp chặt chẽ thống nhất cho mọi mức Như thế

ta có thể mô phỏng một bản thiết kế bao gồm cả các hệ con được mô tả chi tiết

+ Thứ năm là khả năng trao đổi kết quả:

Vì VHDL là một tiêu chuẩn được chấp nhận, nên một mô hình VHDL

có thể chạy trên mọi bộ mô tả đáp ứng được tiêu chuẩn VHDL Các kết quả mô

tả hệ thống có thể được trao đổi giữa các nhà thiết kế sử dụng công cụ thiết kếkhác nhau nhưng cùng tuân theo tiêu chuẩn VHDL Cũng như một nhóm thiết

kế có thể trao đổi mô tả mức cao của các hệ thống con trong một hệ thống lớn(trong đó các hệ con đó được thiết kế độc lập)

+ Thứ sáu là khả năng hỗ trợ thiết kế mức lớn và khả năng sử dụng lại các thiết kế:

VHDL được phát triển như một ngôn ngữ lập trình bậc cao, vì vậy nó cóthể được sử dụng để thiết kế một hệ thống lớn với sự tham gia của một nhómnhiều người.Bên trong ngôn ngữ VHDL có nhiều tính năng hỗ trợ việc quản

lý, thử nghiệm và chia sẻ thiết kế.Và nó cũng cho phép dùng lại các phần đã cósẵn

Hiện nay 2 ứng dụng chính và trực tiếp của VHDL là các ứng dụngtrong các thiết bị logic có thể lập trình được (Programmable Logic Devices –PLD) (bao gồm các thiết bị logic phức tạp có thể lập trình được và các FPGA FieldProgrammable Gate Arrays) và ứng dụng trong ASICs(ApplicationSpecific Integrated Circuits)

Khi chúng ta lập trình cho các thiết bị thì chúng ta chỉ cần viết mãVHDL một lần, sau đó ta có thể áp dụng cho các thiết bị khác nhau (như Quartus II 9.0,Xilinx, Atmel,…) hoặc có thể để chế tạo một con chip ASIC Hiện nay, cónhiều thương mại phức tạp (như các vi điều khiển) được thiết kế theo dựa trên ngôn ngữVHDL

3.3 Cấu trúc mã

3.3.1 Các đơn vị VHDL cơ bản.

Một đọan Code chuẩn của VHDL gồm tối thiểu 3 mục sau:

• Khai báo LIBRARY: chứa một danh sách của tất cả các thư viện được

sử dụng trong thiết kế Ví dụ: ieee, std, work, …

• ENTITY: Mô tả các chân vào ra (I/O pins) của mạch

• ARCHITECTURE: chứa mã VHDL, mô tả mạch sẽ họat động như thế

nào

Một LIBRARY là một tập các đọan Code thường được sử dụng Việc có

một thư viện như vậy cho phép chúng được tái sử dụng và được chia sẻ cho các

ứng dụng khác Mã thường được viết theo các định dạng của FUNCTIONS,

PROCEDURES, hoặc COMPONENTS, được thay thế bên trong PACKAGES

và sau đó được dịch thành thư viện đích

3.3.2 Khai báo Library

- Để khai báo Library, chúng ta cần hai dòng mã sau, dòng thứ nhất chứa

tên thư viện, dòng tiếp theo chứa một mệnh đề cần sử dụng:

LIBRARY library_name;

USE library_name.package_name.package_parts;

Thông thường có 3 gói, từ 3 thư viện khác nhau thường được sử dụng trong

thiết kế:

• ieee.std_logic_1164 (from the ieee library),

• standard (from the std library), and

• work (work library)

Hình 3.1: Cấu trúc VHDL

Các thư viện std và work thường là mặc định, vì thế không cần khai báo

chúng, chỉ có thư viện ieee là cần phải được viết rõ ra.

Mục đích của 3 gói/thư viện được kể ở trên là như sau: gói

std_logic_1164 của thư viện ieee cho biết một hệ logic đa mức; std là một thư

viện tài nguyên (kiểu dữ kiệu, i/o text ) cho môi trường thiết kế VHDL và thưviện work được sủ dụng khi chúng ta lưu thiết kế ( file .vhd, các file được tạopbởi chương trình dịch và chương trình mô phỏng…).Thực ra, thư viện ieee chứa nhiều gói như sau:

( 9 mức) là các hệ logic đa mức

các giải thuật liên quan và so sánh toán tử Nó cũng chứa nhiều hàmchuyển đổi dữ liệu, mà cho phép một kiểu được chuyển đổi thành

các kiểu dữ liệu khác: conv_integer(p),conv_unsigned(p,b),

conv_signed(p,b),conv_std_logic_vector(p,b)

STD_LOGIC_VECTOR để được thực hiện chỉ khi dữ liệu là kiểuSIGNED

STD_LOGIC_VECTOR để được thực hiện chỉ khi dữ liệu là kiểuUNSIGNED

3.3.3 Entity ( thực thể).

Một ENTITY là một danh sách mô tả các chân vào/ra ( các PORT) của

mạch điện Cú pháp như sau:

ENTITY entity_name IS PORT (port_name : signal_mode signal_type;

port_name : signal_mode signal_type;

);

END entity_name;

Chế độ của tín hiệu ( mode of the signal) có thể là IN, OUT, INOUT

hoặc BUFFER Kiểu của tín hiệu ( type of the signal) có thể là BIT, STD_LOGIC,

Ý nghĩa của ARCHITECTURE trên là như sau: mạch phải thực hiệncông việc NAND 2 tín hiệu vào (a,b) và gán (<=) kết quả cho chân ra x.Mỗi một khai báo thực thể đều phải đi kèm với ít nhất một kiến trúc tương ứng.VHDL cho phép tạo ra hơn một kiến trúc cho một thực thể Phần khai báo kiếntrúc có thể bao gồm các khai báo về các tín hiệu bên trong, các phần tử bêntrong hệ thống, hay các hàm và thủ tục mô tả hoạt động của hệ thống Tên củakiến trúc là nhãn được đặt tuỳ theo người xử dụng Có hai cách mô tả kiến trúccủa một phần tử ( hoặc hệ thống) đó là mô hình hoạt động (Behaviour) hay mô

tả theo mô hình cấu trúc (Structure) Tuy nhiên một hệ thống có thể bao gồm cả

mô tả theo mô hình hoạt động và mô tả theo mô hình cấu trúc

3.3.5 Mảng cổng ( Port Array).

Như chúng ta đã biết, không có kiểu dữ liệu được định nghĩa trước nào

có hơn một chiều Tuy nhiên, trong các đặc điểm của các chân vào hoặc ra (cácPORT) của một mạch điện ( mà được xây dựng thành ENTITY), chúng ta cóthể phải cần định rõ các PORT như là mảng các VECTOR

Khi các khai báo TYPE không được cho phép trong một ENTITY, giảipháp để khai báo kiểu dữ liệu người dùng định nghĩa trong một PACKAGE, mà

có thể nhận biết toàn bộ thiết kế

VHDL định nghĩa ba loại toán tử gán sau:

<=: Dùng gán giá trị cho SIGNAL

:= : Dùng gán giá trị cho VARIABLE, CONSTANT,GENERIC

=>: Dùng gán giá trị cho thành phần các vector và các loại giá trịkhác

3.4.3 Toán tử Logic.

VHDL định nghĩa các toán tử logic sau:

NOT, AND, OR, NAND, NOR, XOR, XNOR

Dữ liệu cho các toán tử này phải là kiểu: BIT, STD_LOGIC,

STD_ULIGIC, BIT_VECTOR, STD_LOGIC_VECTOR,

MOD Phép chia lấy phần nguyên

REM Phép chia lấy phần dư

ABS Phép lấy giá trị tuyệt đối

3.4.5 Toán tử so sánh.

Có các toán tử so sánh sau:

= So sánh bằng/= So sánh không bằng

< So sánh nhỏ hơn

> So sánh lớn hơn

<= So sánh nhỏ hơn hoặc bằng

>= So sánh lớn hơn hoặc bằng

3.4.6 Signals

SIGNAL phục vụ giải quyết các giá trị vào và ra của mạch, cũng như làgiữa các đơn vị bên trong của nó Tín hiệu biểu diễn cho việc kết nối mạch (cácdây).Thể hiện là, tất cả các PORT của ENTITY là các tín hiệu mặc định

Cú pháp:

SIGNAL name : type [range] [:= initial_value];

Ví dụ:

SIGNAL control: BIT := '0';

SIGNAL count: INTEGER RANGE 0 TO 100;

SIGNAL y: STD_LOGIC_VECTOR (7 DOWNTO 0);

CHƯƠNG 4: THIẾT KẾ BỘ CỘNG TRỪ 32BITS

4.1 Sơ đồ tư duy

Hình 4.1: Sơ đồ khối tư duy bộ cộng, trừ 32 bits[5]

4.2 Bộ cộng, trừ 2 số 1 bit Full Adder

Bảng 4.1: Bảng sự thật của Full Adder

4.3 Sơ đồ thiết kế bộ cộng trừ 32 bits

Hình 4.3: Sơ đồ thiết kế bộ cộng 32 bits

4.4 Phân tích sơ đồ khối:

Bộ cộng trừ 32 bits thực hiện được các chức năng sau