Báo cáo Thiết kế bộ đếm 00 đến 99 BẰNG NGÔN NGỮ VHDL

Sử dụng VHDL, Thiết kế và mô phòng bộ đếm sản phẩm có 2 đầu vào ( chỉ đếm tiến) (mỗi đầu vào là 1 sensor, hiển thị trên led 2 đôi 7 thanh). Đếm tối da 99 rồi reset về 0. Yêu cầu: Trình bày cụ thể, chi tiết các bước thiết kế, các phương án thiết kế có thể. Giải thích lý do lựa chọn phương án để thực hiện mạch. Vẽ sơ đồ FSM, code VHDL, giản đồ wave form. Sử dụng phần mềm Altera Quatus mô phỏng (funtion và timming). Synthesize ra sơ đồ mạch. Tính toán tần số tối đa mạch thiết kế. Báo cáo chuyên đề được trình bày, đóng quyển trển khổ A4 ( 25 – 50 trang). Báo cáo nội dung thực hiện bằng Slide tối đa 10 phút. Trả lời các câu hỏi của giáo viên.

BÁO CÁO THIẾT KẾ BỘ ĐẾM 00 ĐẾN 99 BẰNG NGÔN NGỮ VHDL Đề bài: Sử dụng VHDL, Thiết kế mơ phòng đếm sản phẩm có đầu vào ( đếm tiến) (mỗi đầu vào sensor, hiển thị led đôi thanh) Đếm tối da 99 reset Yêu cầu: - Trình bày cụ thể, chi tiết bước thiết kế, phương án thiết kế Giải thích lý lựa chọn phương án để thực mạch - Vẽ sơ đồ FSM, code VHDL, giản đồ wave form - Sử dụng phần mềm Altera Quatus mô (funtion timming) - Synthesize sơ đồ mạch - Tính toán tần số tối đa mạch thiết kế - Báo cáo chun đề trình bày, đóng khổ A4 ( 25 – 50 trang) - Báo cáo nội dung thực Slide tối đa 10 phút - Trả lời câu hỏi giáo viên MỤC LỤC Trang MỤC LỤC HÌNH ẢNH Trang LỜI NÓI ĐẦU Qua thời gian học tập nghiên cứu học phần “ THIẾT KẾ VI MẠCH LẬP TRÌNH ĐƯỢC ” với giảng dạy truyền đạt kiến thức cách chuyên sâu nhiệt tình thầy Nguyễn Xuân Tiến – Giáo viên khoa Điện tử Viễn thông trường Đại học Kỹ thuật Hậu cần CAND, chúng em học tập nhiều kiến thức bổ ích thiết kế vi mạch lập trình nói chung sơ lược ngơn ngữ lập trình VHDL nói riêng Ngày nay, ngôn ngữ mô tả phần cứng VHDL dùng nhiều để thiết kế cho thiết bị logic lập trình PLD từ loại đơn giản đến loại phức tạp FPGA Việc xử lý tín hiệu thiết bị điện tử đại dựa sở nguyên lý số Bởi việc hiểu sâu sắc điện tử số điều thiếu kỹ sư điện tử Nhu cầu hiểu biết kỹ thuật số riêng kỹ sư điện tử mà nhiều cán kỹ thuật chuyên ngành khác có sử dụng thiết bị điện tử Là học viên lứa đầu hệ đại học, hết chúng em nhận thức rỏ ràng nhiệm vụ trách nhiệm thân phải sức học tập trau dồi kiến thức ngày để cố gắng hoàn thiện thân Để tổng kết mơn học, chúng em xin trình bày báo cáo đề tài: Sử dụng VHDL, Thiết kế mơ phòng đếm sản phẩm có đầu vào (chỉ đếm tiến) (mỗi đầu vào sensor, hiển thị led đôi thanh) Đếm tối da 99 reset Bài báo cáo chúng em gồm chương: - Chương 1: Cơ sở lý thuyết - Chương 2: Thiết Kế Mô Phỏng Bộ Đếm 00 đến 99 Reset Ngôn Ngữ VHDL - Chương 3: Thiết Kế Mô Phỏng Bộ Đếm 00 đến 99 Reset Bằng Ngôn Ngữ VHDL Trên Phần Mềm Quartus Prime 16.0 Lite Edition Trong trình thực báo cáo, kiến thức kinh nghiệm hạn chế, thời gian đan xen nhiều công việc nhà trường nên báo cáo tránh khỏi thiếu sót mặt nội dung hình thức trình bày, chúng em mong đóng góp ý kiến thầy, đồng chí đồng đội để báo cáo hoàn thiện Chúng em xin trân thành cảm ơn! Chương CƠ SỞ LÝ THUYẾT 1.1 Giới thiệu phần mềm Quartus Quartus công cụ phần mềm phát triển hãng Altera, cung cấp môi trường thiết kế toàn diện cho thiết kế SOPC (hệ thống chip khả trình - system on a programmable chip) Đây phần mềm đóng gói tích hợp đầy đủ phục vụ cho thiết kế logic với linh kiện logic khả trình PLD Altera, gồm dòng APEX, Cyclone, FLEX, MAX, Stratix Quartus cung cấp khả thiết kế logic sau: - Môi trường thiết kế gồm vẽ, sơ đồ khối, công cụ soạn thảo ngôn ngữ: AHDL, VHDL, Verilog HDL - Thiết kế LogicLock - Là công cụ mạnh để tổng hợp logic - Khả mô chức thời gian - Phân tích thời gian - Phân tích logic nhúng với cơng cụ phân tích SignalTap@ II - Cho phép xuất, tạo kết nối file nguồn để tạo file chương trình - Tự động định vị lỗi - Khả lập trình nhận diện linh kiện - Phần mềm Quartus sử dụng tích hợp NativeLink@ với cơng cụ thiết kế cung cấp việc truyền thông tin liền mạch Quartus với công cụ thiết kế phần cứng EDA khác - Quartus đọc file mạch (netlist) EDIF chuẩn, VHDL Verilog HDL tạo file netlist - Quartus có mơi trường thiết kế đồ họa giúp nhà thiết kế dễ dàng viết mã, biên dịch, sốt lỗi, mơ Với Quartus kết hợp nhiều kiểu file dự án thiết kế phân cấp Có thể dùng cơng cụ tạo sơ đồ khối (Quartus Block Editor) để tạo sơ đồ khối mô tả thiết kế mức cao, sau dùng sơ đồ khối khác, vẽ như: AHDL Text Design Files (.tdf), EDIF Input Files (.edf), VHDL Design Files (.vhd), and Verilog HDL Design Files (.v) để tạo thành phần thiết kế mức thấp Quartus cho phép làm việc với nhiều file thời điểm, soạn thảo file thiết kế biên dịch hay chạy mơ dự án khác Công cụ biên dịch Quartus nằm trung tâm hệ thống, cung cấp quy trình thiết kế mạnh cho phép tùy biến để đạt thiết kế tối ưu dự án Công cụ định vị lỗi tự động tin cảnh báo khiến việc phát sửa lỗi trở nên đơn giản 1.2 Các phương pháp thiết kế vi mạch số Có hai phương pháp sử dụng để mô tả vi mạch số mô tả sơ đồ logic (schematic) mô tả ngôn ngữ mô tả phần cứng HDL (Hardware Description Language) 1.2.1 Mô tả sơ đồ Vi mạch mô tả trực quan cách ghép nối phần tử logic khác cách trực tiếp giống ví dụ hình vẽ Thông thường phần tử không đơn đối tượng đồ họa mà có đặc tính vật lý gồm chức logic, thơng số tải vào ra, thời gian trễ Những thông tin lưu trữ thư viện logic thiết kế Mạch vẽ mơ để kiểm tra chức phát sửa lỗi cách trực tiếp Hình Mơ tả mạch số sơ đồ Ngày nay, mạch tích hợp ngày thực nhiều chức mà vấn đề thiết kế mạch trở nên phức tạp Những phương pháp truyền thống dùng phương pháp tối thiểu hoá hàm Boolean hay dùng sơ đồ phần tử khơng đáp ứng u cầu đặt thiết kế Nhược điểm lớn phương pháp chúng mô tả hệ thống dạng mạng nối phần tử với Người thiết kế cần phải qua hai bước thực hồn tồn thủ cơng: chuyển từ yêu cầu chức hệ thống sang biểu diễn theo dạng hàm Boolean, sau bước tối thiểu hoá hàm ta lại phải chuyển từ hàm Boolean sang sơ đồ mạch hệ thống Cũng tương tự phân tích hệ thống người phân tích cần phải phân tích sơ đồ mạch hệ thống, chuyển thành hàm Boolean, sau lập lại chức năng, hoạt động hệ thống Tất bước nói hồn tồn phải thực thủ cơng khơng có trợ giúp máy tính Người thiết kế sử dụng máy tính làm cơng cụ hỗ trợ việc vẽ sơ đồ mạch hệ thống chuyển từ sơ đồ mạch sang công cụ tổng hợp mạch vật lý dùng công cụ Synthesis Một nhược điểm khác phương pháp thiết kế truyền thống giới hạn độ phức tạp hệ thống thiết kế Phương pháp dùng hàm Boolean dùng để thiết kế hệ thống lớn biểu diễn vài trăm hàm Còn phương pháp dựa sơ đồ dùng để thiết kế hệ thống lớn chứa khoảng vài nghìn phần tử 1.2.2 Mô tả HDL Sự đời ngôn ngữ mô phần cứng (HDL) giải nhiều nhược điểm lớn phương pháp thiết kế trước đây: Nếu phương pháp cũ đòi hỏi phải chuyển đổi từ mô tả hệ thống (các tiêu chức năng) sang tập hợp hàm logic tay bước chuyển hồn tồn khơng cần thiết dùng HDL Hầu hết công cụ thiết kế dùng ngôn ngữ mô phần cứng cho phép sử dụng biểu đồ trạng thái cho hệ thống cho phép sử dụng bảng chân lý cho hệ thống tổng hợp Việc chuyển đổi từ biểu đồ trạng thái bảng chân lý sang mã ngôn ngữ mô phần cứng thực hồn tồn tự động Nhờ tính dễ kiểm tra thử nghiệm hệ thống suốt trình thiết kế mà người thiết kế dễ dàng phát lỗi thiết kế từ giai đoạn đầu, giai đoạn chưa đưa vào sản xuất thử, tiết kiệm lượng chi phí đáng kể từ ý thiết tạo sản phẩm mong muốn việc khó tránh khỏi khó khăn, thất bại Khi lĩnh vực khoa học phát triển khơng ngừng phức tạp hệ thống điện tử ngày tăng theo gần tiến hành thiết kế thủ công mà khơng có trợ giúp cuả loại máy tính đại Ngày nay, ngơn ngữ mơ tả phần cứng HDL dùng nhiều để thiết kế cho thiết bị logic lập trình PLD từ loại đơn giản đến loại phức tạp ma trận cổng lập trình FPGA Có ba ngơn ngữ mơ tả phần cứng phổ biến là: 1.2.2.1 Verilog HDL Ra đời năm 1983, hai kỹ sư Phil Moorby Prabhu Goel làm việc Automated Integrated Design Systems (sau thuộc sở hữu Cadence) Verilog IEEE thức tiêu chuẩn hóa vào năm 1995 sau phiên năm 2001, 2005 Đây ngơn ngữ mơ tả phần cứng có cấu trúc cú pháp gần giống với ngơn ngữ lập trình C, ngồi khả hỗ trợ thiết kế logic Verilog mạnh việc hỗ trợ cho trình kiểm tra thiết kế Một số đặc điểm Verilog: - Verilog phương thức thiết bị xử lý nhiều mức thiết kế khác Nó chuẩn hóa liệu chuyển đến giai đoạn thiết bị làm đơn giản hóa lập tài liệu - Nền tảng mạnh: Chuẩn hóa 1995 IEEE, hỗ trợ công nghiệp, phổ biến cho nhà ASIC dễ học cho phép mơ nhanh tổng hợp hiệu - Tính đa năng: Cho phép trình thiết kế thực thể thực mơi trường thiết kế phân tích kiểm tra Tuy nhiên Verilog khơng thích hợp cho thiết kế mức hệ thống phức tạp, trở ngại Verilog - Hỗ trợ cơng nghiệp: Phổ biến cho nhà thiết kế ASIC dễ học , cho phép mô nhanh tổng hợp hiệu - Có khả mở rộng IEEE Std 1364 chứa định nghĩa PLI Verilog (Programming Language Interface) cho phép mở rộng khả Verilog Nó tập hợp định tuyến cho phép chức bên ngồi truy nhập thơng tin chức thiết kế Verilog - Một module Verilog thể giao diện thân chương trình hệ thống 1.2.2.2 VHDL VHDL viết tắt Very-high-speed intergrated circuits Hardware Description Language, hay ngôn ngữ mô tả cho mạch tích hợp tốc độ cao VHDL lần phát triển Bộ Quốc Phòng Mỹ nhằm hỗ trợ cho việc thiết kế vi mạch tích hợp chuyên dụng (ASICs) VHDL IEEE chuẩn hóa vào năm 1987, 1991, 2002, 2006 nhâts 2009 VHDL phát triển dựa cấu trúc ngơn ngữ lập trình Ada Cấu trúc mơ tả VHDL phức tạp Verilog mang tính logic chặt chẽ gần với phần cứng VHDL phát triển ngôn ngữ độc lập không gắn với phương pháp thiết kế, mô tả hay công nghệ phần cứng Người thiết kế tự lựa chọn cơng nghệ, phương pháp thiết kế sử dụng ngôn ngữ Và đem so sánh với ngôn ngữ mô phần cứng khác ta thấy VHDL có số ưu điểm hẳn ngơn ngữ khác: - Thứ tính cơng cộng: VHDL phát triển bảo trợ phủ Mỹ tiêu chuẩn IEEE VHDL hỗ trợ nhiều nhà sản xuất thiết bị nhiều nhà cung cấp công cụ thiết kế mô hệ thống - Thứ hai khả hỗ trợ nhiều công nghệ phương pháp thiết kế VHDL cho phép thiết kế nhiều phương pháp ví dụ phương pháp thiết kế từ xuống, hay từ lên dựa vào thư viện sẵn có VHDL hỗ trợ cho nhiều loại cơng cụ xây dựng mạch sử dụng công nghệ đồng hay khơng đồng bộ, sử dụng ma trận lập trình hay sử dụng mảng ngẫu nhiên - Thứ ba tính độc lập với cơng nghệ: VHDL hồn tồn độc lập với công nghệ chế tạo phần cứng Một mô tả hệ thống dùng VHDL thiết kế mức cổng chuyển thành tổng hợp mạch khác tuỳ thuộc công nghệ chế tạo phần cứng đời áp dụng cho hệ thống thiết kế - Thứ tư khả mô tả mở rộng: VHDL cho phép mô tả hoạt động phần cứng từ mức hệ thống số mức cổng VHDL có khả mô tả hoạt động hệ thống nhiều mức sử dụng cú pháp chặt chẽ thống cho mức Như ta mô thiết kế bao gồm hệ mô tả chi tiết - Thứ năm khả trao đổi kết quả: Vì VHDL tiêu chuẩn chấp nhận, nên mơ hình VHDL chạy mơ tả đáp ứng tiêu chuẩn VHDL Các kết mô tả hệ thống trao đổi nhà thiết kế sử dụng công cụ thiết kế khác tuân theo tiêu chuẩn VHDL Cũng nhóm thiết kế trao đổi mơ tả mức cao hệ thống hệ thống lớn (trong hệ thiết kế độc lập) - Thứ sáu khả hỗ trợ thiết kế mức lớn khả sử dụng lại thiết kế: VHDL phát triển ngôn ngữ lập trình bậc cao, sử dụng để thiết kế hệ thống lớn với tham gia nhóm nhiều người Bên ngơn ngữ VHDL có nhiều tính hỗ trợ việc quản lý, thử nghiệm chia sẻ thiết kế Và cho phép dùng lại phần có sẵn Ngồi hai ngơn ngữ kể có ngơn ngữ Altera HDL phát triển cơng ty bán dẫn Altera với mục đích dùng thiết kế cho sản phẩm FPGA CPLD Altera AHDL có cấu trúc chặt chẽ ngơn ngữ khó sử dụng so với ngơn ngữ Bù lại AHDL cho phép mô tả thực thể logic chi tiết xác Ngơn ngữ phổ biến nhiều chương trình phần mềm hỗ trợ mơ biên dịch 1.3 Giới thiệu phương pháp máy trạng thái 1.3.1 Giới thiệu Một thiết kế mạch số chia làm thành phần: xử lý liệu điều khiển Mối quan hệ điều khiển xử lý liệu mạch biểu diễn Máy trạng thái hữu hạn (FSM) cơng nghệ mơ hình hố đặc biệt cho mạch logic Mơ hình giúp đỡ thiết kế loại hệ thống đó, đặc biệt thao tác hệ thống theo khn dạng hồn tồn xác định Hình sau sơ đồ khối máy trạng thái pha Trong hình này, phần mạch dãy chứa mạch dãy (flipflops), phần cao chứa mạch logic tổ hợp Hình Sơ đồ máy trạng thai Phần mạch tổ hợp có đầu vào đầu ra: - Đầu vào thứ nhất: đầu vào trạng thái máy - Đầu vào thứ 2: đầu vào từ bên - Đầu thứ nhất: đầu phía ngồi - Đầu thứ 2: trạng thái máy Phần mạch dãy có: - đầu vào: clock, reset, trạng thái - đầu ra: trạng thái Tất flip-flop nằm phần này, tín hiệu clock reset phải kết nối với flip – flop để thực việc điều khiển Như vậy, máy ôtômát hữu hạn thông số , đó: X - Tập hợp tín hiệu vào ơtơmat: X = { x1(t),…,xn(t)} Tập tín hiệu ơtơmat: Y = {y1(t),…,ym(t)} Tập hợp trạng thái ôtômat: S = {s1(t),…,ss(t)} Hàm d(s, x) – hàm chuyển trạng thái ôtômat Hàm l(s,x) – hàm đầu ôtômat Tương ứng với phương pháp tính tốn hàm chuyển trạng thái hàm ra, có loại ơtơmat khác Hai dạng ôtômat hữu hạn chuyên dụng là: ôtômat Moore ơtơmat Mealy Quay lại với hình vẽ trên, mạch cần thiết kế chia làm hai đoạn Việc chia đoạn giúp thiết kế tốt Chúng ta thiết kế phần theo cách khác Cụ thể môi trường VHDL, phần mạch dãychúng ta thực PROCESS phần mạch tổ hợp thực theo cấu trúc kết hợp cấu trúc lẫn Tuy nhiên mã áp dụng cho loại logic: tổ hợp Thơng thường tín hiệu clock tín hiệu reset phần mạch dãy xuất PROCESS (trừ tín hiệu reset đồng khơng sử dụng, tín hiệu WAIT sử dụng thay cho lệnh IF) Khi tín hiệu reset xác nhận, trạng thái thiết lập cho trạng thái khởi tạo hệ thống Mặt khác, sườn đồng hồ thực tế, flip-flop lưu trữ trạng thái tiếp theo, chuyển tới đầu phần mạch dãy(trạng thái tại) Một điều quan trọng liên quan tới phương pháp FSM : nguyên tắc chung mạch dãynào mơ hìnhhố thành máy trạng thái, điều ln ln thuận lợi Vì có nhiều trường hợp (đặc biệt mạch ghi như: đếm,…) thiết kế theo phương 10 2.4 Code VHDL LIBRARY ieee; USE ieee.std_logic_1164.all; -ENTITY bcd_counter IS PORT ( clk, reset : IN STD_LOGIC; digit1, digit2, digit3 : OUT STD_LOGIC_VECTOR (6 DOWNTO 0)); END bcd_counter; -ARCHITECTURE counter OF bcd_counter IS FSM type state is (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9); signal s:state; signal q: bit; begin next_state: process(reset,clk) begin if (reset='1') then s digit1 digit1 digit1 digit1 digit1 digit1 digit1 digit1 digit1 digit1 digit2 digit2 digit2 digit2 digit2 digit2 digit2 digit2 digit2 digit2 New Project Wizard, sau cửa sổ để chọn thư mục lưu Project, tên Project tên Top-module Điền tên Project top-module bcd_counter Tiếp theo, bấm Next để chuyển sang cửa sổ chọn họ tên linh kiện Hình Cửa sổ chọn họ tên linh kiện Tiếp theo, bấm Next để chuyển sang cửa sổ chọn ngôn ngữ lập trình 20 Hình Cửa sổ chọn ngơn ngữ lập trình Cuối ấn Finish hồn thành việc lập New Project Winzard Hình Cửa sổ hồn thành việc lập New Project Winzard 21 3.2 Tạo file chương trình VHDL Để tạo File VHDL, công cụ chọn File->New, cửa sổ New ta chọn VHDL File bấm OK để tạo Hình 10 Cửa sổ khởi tạo File VHDL Sau tạo File VHDL ta thực nạp code chương trình cho mạch hoạt động Hình 11 Cửa sổ nạp code File VHDL Sau nạp code xong bấm Ctrl-S để lưu file thực biên dịch, cơng cụ chọn Processing -> Start Compilation 22 Hình 12 Cửa sổ biên dịch chương trình Sau biên dịch thành cơng khơng có lỗi chương trình báo successful, bấm Ok file VHDL tạo Hình 13 Cửa sổ biên dịch thành công 23 3.3 Mô Function Timing 3.3.1 Giản đồ Waveform Để mô chức mạch ta cần tạo File dạng sóng mạch Trên cơng cụ chọn File->New->University Program VWF->OK Một cửa sổ dạng sóng xuất Hình 14 Cửa sổ tạo File Waveform Hình 15 Cửa sổ University Program VWF Sau tạo thành công File Waveform, ta lưu lại thực mô sau Trong cửa sổ Waveform, click chuột phải vào khung Name, chọn Insert>Insert node or Bus để chọn cổng cần mơ Khi xuất cửa sổ Insert Node or Bus, chọn Node Finder, cửa sổ Node Finder chọn Pins: all, sau bấm List chọn cổng cần mô 24 Tiếp theo cửa sổ Waveform, cài đặt cổng clk tín hiệu xung clock Hình 16 Cửa sổ xung Clock 3.3.2 Mơ Function Sau mơ hoạt động mạch sau, cơng cụ chọn Simulator->Run Function Simulator Hình 17 Cửa sổ chọn Run Function Simulator 25 Hình 18 Mô Function 3.3.3 Mô Timing Để mô Timing mạch, ta làm bước mô Function, cửa sổ Simulator, mục Simulation mode chọn chế độ Simulator->Run Timing Simulator Sau mơ xong ta dạng sóng cổng cần mơ sau: Hình 19 Mơ Timing 26 3.4 Synthesize sơ đồ mạch (Mức ghi) phần mềm Quatus Để mô mạch vật lý mức ghi ta thực sau: Trên cơng cụ chọn Tool->Netlist Viewers->RTL Viewer Khi cửa sổ RTL Viewer xuất ta có sơ đồ vật lý mạch sau: Hình 20 Synthesize tồn mạch 27 3.5 Sơ đồ FSM Hình 21 Synthesize FSM Hình 23 Sơ đồ FSM Hình 22 Synthesize đếm 3.5 Tính tốn tần số tối đa mạch thiết kế Tham số thời gian mạch tính khác với mạch tổ hợp, khác biệt có quan hệ mật thiết với đặc điểm tín hiệu đồng Clock Ví dụ với 28 mạch điển hình Mạch tạo từ hai lớp ghi sử dụng Flip-flop A B, trước sau ghi ba khối logic tổ hợp Combinational logic 1, 2, 3, tham số thời gian cụ thể sau: Là thời gian trễ tương ứng khối mạch tổ hợp 1, 2, Tsa, Tsb thời gian thiết lập (Tsetup) hai Flipflop A, B tương ứng : Là khoảng thời gian cần thiết để liệu đầu Q xác định sau thời điểm kích hoạt sườn Clock : Là độ trễ lớn xung nhịp Clock đến hai Flip-flop khác mạch Hình 24 Tham số thời gian mạch Thời gian trễ trước xung nhịp Clock đầu vào: Thời gian trễ sau xung nhịp Clock đầu ra: Chu kỳ tối thiểu xung nhịp Clock, khoảng thời gian tối thiểu đảm bảo cho liệu mạch xử lý truyền tải hai lớp ghi lien tiếp mà khơng xảy sai sót Nếu xung nhịp đầu vào có chu kỳ nhỏ mạch khơng thể hoạt động theo thiết kế Từ tính xung nhịp tối đa vi mạch là: = 5.281 ns với Tần số tối đa mạch: 29 KẾT LUẬN Qua thời gian tìm hiểu, nghiên cứu thực Chúng em hoàn thành báo cáo với Đề bài: Sử dụng VHDL, Thiết kế mô phòng đếm sản phẩm có đầu vào ( đếm tiến) (mỗi đầu vào sensor, hiển thị led đôi thanh) Đếm tối da 99 reset Trong báo cáo, chúng em thực công việc sau đây: - Trình bày cụ thể, chi tiết bước thiết kế, phương án thiết kế Giải thích lý lựa chọn phương án để thực mạch - Vẽ sơ đồ FSM, code VHDL, giản đồ wave form - Sử dụng phần mềm Altera Quatus mô (funtion timming) - Synthesize sơ đồ mạch - Tính toán tần số tối đa mạch thiết kế Trong trình thực báo cáo, kiến thức kinh nghiệm hạn chế, thời gian đan xen nhiều công việc nên báo cáo tránh khỏi thiếu sót mặt nội dung hình thức trình bày, chúng em mong đóng góp ý kiến thầy, đồng chí để báo cáo hoàn thiện Chúng em xin chân thành cảm ơn! 30 TÀI LIỆU THAM KHẢO [1] Đại học Bách Khoa Tp HCM (năm 2009), Thực hành thiết kế mạch số với HDL [2] TS Võ Đình Tùng (năm 2015), Thực hành thiết kế hệ thống số [3] Vhdl-Counter-0-To-99,http://stackoverflow.com/questions/26915496/vhdl-counter0-to-99 31 ... Thiết Kế Mô Phỏng Bộ Đếm 00 đến 99 Reset Ngôn Ngữ VHDL - Chương 3: Thiết Kế Mô Phỏng Bộ Đếm 00 đến 99 Reset Bằng Ngôn Ngữ VHDL Trên Phần Mềm Quartus Prime 16.0 Lite Edition Trong trình thực báo. .. "11 1000 0"; 70 WHEN => digit2 digit2