THIẾT kế KIT PHÁT TRIỂN CPLD và xây DỰNG bộ THÍ NGHIỆM TRÊN KIT

THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI CỘNG HÒA XÃ HÔI CHỦ NGHĨA VIỆT NAM Độc lập - Tự - Hạnh phúc - NHIỆM VỤ ĐỒ ÁN TỐT NGHIỆP Họ tên sinh viên: …………….………….…… Số hiệu sinh viên: …………………………… Khoá:…………………….Viện: Điện tử - Viễn thông Ngành: ……………… Đầu đề đồ án: ……………………………………………… ……………………………………………………………………………………………………………………………… ………………………………………………………………… ……… Các số liệu liệu ban đầu: ……………………………………………………………………………………………………………………………… …………………………… ………………………………………………………………………………………………………… Nội dung phần thuyết minh tính toán: ……………………………………………………………………………………………………………………………… Các vẽ, đồ thị ( ghi rõ loại kích thước vẽ ): ……………………………………………………………………………………………………………………………… Họ tên giảng viên hướng dẫn: …………………………………………………………………… Ngày giao nhiệm vụ đồ án: ……………………………………………………………………… Ngày hoàn thành đồ án: …………………………………………………………… …………………… Chủ nhiệm Bộ môn Ngày tháng năm Giảng viên hướng dẫn Sinh viên hoàn thành nộp đồ án tốt nghiệp ngày tháng năm Cán phản biện THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI - BẢN NHẬN XÉT ĐỒ ÁN TỐT NGHIỆP Họ tên sinh viên: Số hiệu sinh viên: Ngành: Khoá: Giảng viên hướng dẫn: Cán phản biện: Nội dung thiết kế tốt nghiệp: Nhận xét cán phản biện: Ngày tháng năm Cán phản biện ( Ký, ghi rõ họ tên ) THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT PHÂN CÔNG NHIỆM VỤ ĐỒ ÁN Đề tài "Thiết kế kit phát triển FPGA xây thí nghiệm kèm kit" thực nhóm gồm thành viên: Lê Đức Trung SHSV 20096384 Xây dựng thí nghiệm kèm kit Nguyễn Thành Trung SHSV 20096385 Thiết kế kit Nguyễn Minh Đức Thiết kế kit SHSV 20096333 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT MỤC LỤC THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT DANH MỤC HÌNH ẢNH THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT DANH MỤC BẢNG BIỂU THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT DANH MỤC CÁC TỪ VÀ THUẬT NGỮ VIẾT TẮT Từ viết tắt Thuật ngữ tiếng anh Ý nghĩa SOPC System On a Programmable Chip Hệ thống Trên Chip Khả trình PLD Programmable Logic Device Thiết bị logic lập trình VHDL VHSIC hardware description language Ngôn ngữ mô tả phần cứng CPLD Complex Programmable Logic Device Một vi mạch mà người dùng lập trình DSP Digital signal processing Xử lý tín hiệu số THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT LỜI NÓI ĐẦU Khai thác, nghiên cứu công nghệ bước thiếu việc cải tiến, nâng cao, chế tạo trang thiết bị quân dân nhằm đáp ứng việc đại hoá công nghiệp hoá đất nớc Cùng với phát triển vượt bậc nghành công nghệ thông tin, công nghệ mạch tích hợp vi điện tử, mạch tổ hợp logic lập trình đời làm cho sản phẩm quân dân ngày hoàn thiện ưu việt Để tiến bước xa việc cải tiến, chế tạo đòi hỏi phải có công nghệ tiên tiến phù hợp với tình hình chung giới Trên sở phát triển từ chíp PLA, công nghệ na nô áp dụng vào để chế tạo mạch tích hợp lập trình FPGA CPLD, làm cho mạch tích hợp logic lên đến hàng chục triệu cổng, tốc độ đồng hồ lên đến 500 MHz ứng dụng công nghệ vào thiết kế chế tạo thiết bị điện tử lập trình PLIC bớc cần thiết cho tương lai với nước phát triển Việt Nam Việc áp dụng công nghệ lĩnh vực chế tạo mạch điện tử để đáp ứng yêu cầu hoàn toàn cấp thiết mang tính thực tế cao Công nghệ FPGA (Field Programmable Gate Array) CPLD (Complex Programmable Logic Device) đợc hãng lớn tập trung nghiên cứu chế tạo, điển hình Xilinx Altera Để làm chủ công nghệ tổ chức thiết kế sản xuất công nghệ FPGA Xilinx cho phép tự thiết kế vi mạch riêng, xử lý số riêng dành cho ứng dụng Đặc biệt lĩnh vực xử lý tín hiệu số, mạch tích hợp dùng để nhận dạng âm thanh, hình ảnh, cảm biến với tính mềm dẻo cao giá thành thấp Mặc dù công nghệ FPGA CPLD xuất từ năm 1985, xong nước ta Do tìm hiểu, làm chủ công nghệ FPGA & CPLD việc làm hoàn toàn cần thiết Nó có ý nghĩa lĩnh vực Điện tử -Viễn thông công nghệ thông tin Với mục đích cung cấp KIT phát triển CPLD cho bạn sinh viên giúp bạn có điều kiện làm việc với KIT thực tế môn học thiết kế phần cứng sử dụng ngôn ngữ mô tả phần cứng hay bước đầu tiếp cận với lĩnh vực nghiên cứu THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT CPLD, FPGA, nhóm em thực đề tài : "Thiết kế KIT phát triển CPLD xây dựng thí nghiệm KIT" Bộ KIT cung cấp phần cứng phục phụ học bản, giao tiếp thiết bị ngoại vi thông dụng, thực hành thí nghiệm mạch số Trong trình thực hiện, hạn chế mặt thời gian kiến thức, nên đề tài tránh khỏi thiếu sót Chúng em mong nhận đóng góp thầy cô bạn để đề tài hoàn thiện Em xin gửi lời cảm ơn chân thành đến: - Cô Ths.Đinh Thị Nhung người tạo điều kiện & tận tình hướng dẫn cho chúng em nghiên cứu, học tập suốt thời gian qua - Viện điện tử viễn thông, trường đại học Bách Khoa Hà Nội tạo môi trường học tập, nghiên cứu tốt cho em suốt năm Cảm ơn tất người thân, gia đình, bạn bè giúp đỡ trình học tập, nghiên cứu Nhóm sinh viên thực LÊ ĐỨC TRUNG NGUYỄN THÀNH TRUNG NGUYỄN MINH ĐỨC THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT CHƯƠNG TỔNG QUAN CPLD 1.1 Giới thiệu vi điều khiển CPLD CPLD (viết tắt Complex Programmable Logic Device) vi mạch mà người dùng lập trình Nó tương tự FPGA ứng dụng nhiều cổng logic (logic gates) FPGA Do cần thiết kế mạch phức tạp (thí dụ thiết kế CPU mềm nên dùng FPGA.) CPLD phù hợp cho thiết kế đơn giản Trong FPGA dựa trênSRAM, CPLD lại dựa EEPROM, dó ghi nhớ lập trình tắt nguồn điên Chỉ cần nạp điện lên CPLD hoạt động mà không cần phải tải lập trình xuống FPGA.[1] [2] [3] Những hãng chế tạo CPLD gồm có Xilinx, Altera, Lattice Actel CPLD bao gồm nhiều khối mạch đưa vào chip Mỗi khối mạch hình thành từ PAL kết hợp với macrocell, khối kết nối với thông qua mạng lưới đường kết nối (interconnection) khả trình, khối kết nối tương ứng với khối I/O.Như vậy, CPLD cấu trúc từ số lượng định khối SPLD (Simple programable devices, thuật ngữ chung PAL, PLA) SPLD thường mảng logic AND/OR lập trình có kích thước xác định chứa số lượng hạn chế phần tử nhớ đồng (clocked register) Cấu trúc hạn chế khả thực hàm phức tạp thông thường hiệu suất làm việc vi mạch phụ thuộc vào cấu trúc cụ thể vi mạch vào yêu cầu toán 10 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT II Bài thực hành 1.Yêu cầu -Hiển thị phím ấn led 2.Thiết kế khối quét matrix phím 4x3 -Sơ đồ khối Hình Sơ đồ khối quét matrix phím 4x3 • • Khối chia tần: Đưa tần số 50Mhz tần số quét 1Khz Khối mã hóa led thanh: Chuyển đổi mã nhận từ matrix phím sang mã • hiển thị led Khối quét bàn phím: Quét matrix phím dựa nguyên lí hoạt động -Khối quét bàn phím • • Đầu vào: xung clock 1Khz,4 hàng matrix phím(R4R3R2R1) Đầu ra: cột matrix phím(C3C2C1), mã nhận diện phím key_button(dạng mã bcd) • Sơ đồ trạng thái Hình Sơ đồ trạng thái khối quét bàn phím BÀI QUÉT MATRIX LED 8x8 I.Cấu tạo nguyên lí hoạt động 79 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT Hình Matrix led 8x8 - Cấu tạo: Matrix led 8x8 matrix gồm 64 led đơn thành mảng led có kích thước cố định -Hoạt động: Để hiển thị kí tự mong muốn ta tiến hành điều khiển điểm led tương ứng với tần số mà mắt người nhận trình bật tắt điểm led -Chú ý rằng: Các hàng cấp mức logic cột mức logic muốn led vị trí giao hàng cột sáng Ví dụ, ta muốn led vị trí hàng cột sáng điểm lại tắt hàng cấp mức logic 1-các hàng lại cấp mức logic cột cấp mức logic 0-các cột lại xuất mức logic 80 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT Hình Sơ đồ nguyên lí led matrix 8x8 II.Bài thực hành 1.Yêu cầu -Hiển thị chữ CPL với thời gian hiển chữ 1s 2.Thiết kế quét matrix led 8x8 -Đầu vào: Xung clock 50Mhz -Đầu ra: Chân hàng chân cột matrix led 8x8 -Phương pháp: • Chia tần số đầu vào 50Mhz hai tần số: 1Hz để hiển thị chữ khoảng thời gian 1s 2,5Khz để quét điểm led hiển thị chữ • Tạo mảng giá trị điểm sáng cho chữ C,P,L Mảng gồm phần tử 16 bit, • bit cao liệu hàng-8 bit thấp cho liệu cột Tạo số quét ứng với mảng giá trị cho chữ C,P,L: index_c, index_p, index_l-các số điều khiển đếm tăng nhờ tín hiệu clock 2,5Khz • Thiết kế sơ đồ chuyển trạng thái gồm trạng thái tương ứng với chữ C,P,L quét sơ đồ điều khiển tần số clock 1Hz Ứng với trạng thái đầu hàng cột gán với số điểm led cần làm sáng 81 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT Hình 10 Sơ đồ trạng thái khối quét matrix led 8x8 82 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT BÀI GIAO TIẾP LCD 16x2 I.Cấu tạo nguyên lí hoạt động 1.Cấu tạo Hình 11 LCD 16x2 Hình 12 Cấu tạo LCD 16x2 -Cấu tạo LCD 16x2 gồm: 83 • • chân liệu D7-D0 chân điều khiển: RS-điều khiển ghi, RW-chọn chế độ đọc ghi, • E-chân enable Chân nguồn Vss, chân nối đất Vdd, chân điều khiển độ sáng lcd Vee THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT Bảng chức chân Tên D7-D0 RS RW E Chức - Chân liệu - Bit LSB-bit MSB : D7-D0 lệnh 1: D7-D0 liệu 0: Ghi liệu lên LCD 1: Đọc liệu từ LCD 0: Vô hiệu hóa LCD 1: LCD hoạt động 1-> 0: Đọc/ghi liệu với LCD 2.Nguyên lí hoạt động - Chip LCD sử dụng: HD44780U - LCD có hai chế độ hoạt động: hoạt động mode giao tiếp bít sử dụng chân D7-D4(chân D3-D0 không sử dụng) mode giao thiếp bít Khi LCD khởi động LCD mặc định chế độ hoạt động bít - Để hoạt động trước tiên LCD khởi tạo, cách ghi lệnh-dữ liệu thứ tự thực khởi tạo trình bày cụ thể chi tiết datasheet LCD 162A II.Bài thực hành 1.Yêu cầu - Ghi kí tự text lên hai dòng LCD Thiết kế giao tiếp LCD - Mode giao tiếp với LCD sử dụng: Mode giao tiếp bit - Kí tự hiển thị • • Dòng 1: "CPLD" Dòng 2: "Nice to see you" - Khối thiết kế: Khối chia tần, khối điều khiển ghi khối giao tiếp trung tâm • • • Khối chia tần : Hạ tần từ 50Mhz tần số 4Khz Khối điều khiển : Điều khiển trình ghi liệu Khối giao tiếp trung tâm: Liên kết khối chia tần khối điều khiển ghi, đưa liệu tới khối điều khiển ghi 84 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT Hình 13 Sơ đồ khối giao tiếp LCD Khối điều khiển ghi nhận liệu từ khối giao tiếp trung tâm, sau đưa liệu chân tới LCD, khối điều khiển ghi điều khiển tín hiệu clock 4Khz tín hiệu reset-tín hiệu reset mức thấp xác lập khối trở trạng thái đợi ban đầu Khối giao tiếp trung tâm thực sinh liệu gửi liệu liên tục khối điều khiển ghi báo hoàn thành ghi liệu Tín hiệu reset mức thấp thiết lập khối trở trạnh thái đợi ban đầu 85 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT BÀI TRUYỀN THÔNG NỐI TIẾP KHÔNG ĐỒNG BỘ UART I.Cơ sở lí thuyết 1.Tốc độ baud - Baud rate số bít truyền 1s -Tốc độ baud thường sử dụng 4800, 9600, 19200 Trong truyền thông nối tiếp không dồng bên truyền bên nhận phải sử dụng chung tốc độ baud rate 2.Khung truyền -Khung truyền thông thường gồm 11 bít xếp theo thứ tự: • • • • start bit : bit bít liệu parity bit: bit kiểm tra tính chẵn lẻ chuỗi truyền stop bit: bit II Thực hành 1.Yêu cầu - Thiết kế khối nhận truyền liệu PC với mạch CPLD 2.Thiết kế khối baud rate lựa chọn phần mềm tương tác - Phần mềm sử dụng cho trình truyền-nhận PC-CPLD lựa chọn phần mềm "Hercules" Đây phần mềm gọn nhẹ, thiết kế với giao diện dễ sử dụng, cho phép truyền-nhận kí tự, lựa chọn tốc độ truyền-nhận PC cách dễ dàng - Chú ý: • Mã truyền nhận mã ASCII, từ mã mã ASCII truyền-nhận phần mềm mạch thiết kế để mã hóa kí tự tương ứng • Quy trình truyền-nhận thiết kế bỏ qua thủ tục bắt tay PC với mạch CPLD thủ tục kiểm tra tính chẵn-lẻ liệu 86 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT Hình 14 Giao diện phần mềm Hercules - Thiết kế khối baud rate Khối baud rate thiết kế để truyền nhận tốc độ 19200, nhiên không chia trực tiếp xuống 19200, mà từ tần số 50Mhz khối chia chia xuống tần số gấp 16 lần tốc độ baud chọn Mục đích sử dụng truyền thông không đồng dễ xảy nhiễu, mặt khác ko biết xác thời điểm PC truyền liệu xuống nên ta phải sử dụng biến đếm để xác định cách tương đối khoảng bit truyền để nhận bít truyền thời điểm 87 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT Thiết kế nhận liệu từ PC xuống mạch CPLD Hình 15 Sơ đồ khối khối nhận(receive) - Khối nhận "Receive" thiết kế gồm: • Trạng thái đợi idle: Khối trạng thái sau nhận kí tự mà gói liệu khác gửi tới Khi gói liệu gửi tới chân "Rx" kéo 0(start bit), khối chuyển sang trạng thái start • Trạng thái start: Khối đếm đếm đến xung baud để xác định điểm • start bit, sau chuyển sang trạng thái data Trạng thái data: bit liệu nhận, phương pháp nhận bít giống với cách xác điểm start bit, nhiên phải đếm tới 16 khoảng cần xác định.Khi nhận đủ bít liệu khối chuyển sang trạng thái stop • Trạng thái stop: Mạch nhận bit stop 1, sau chuyển trạng thái đợi để đợi gói liệu 88 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT Hình 16 Sơ đồ khối nhận 4.Thiết kế truyền liệu từ mạch CPLD lên PC Hình 17 Sơ đồ khối truyền - Sơ đồ trạng thái khối truyền 89 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT Hình 18 Sơ đồ trạng thái khối truyền • Trạng thái đợi idle: Đợi liệu truyền, tín hiệu cho phép truyền • "tx_start" có mức logic 1, chuyển sang trạng thái start Trạng thái start: Truyền start bit có mức logic 0, sau đếm 16 lần tín hiệu baud, chuyển sang trạng thái data • Trạng thái data: Truyền bit liệu, cách thức truyền bit giống cách truyền start bit.Khi truyền đủ bit liệu, chuyển trạng thái parity • Trạng thái parity: Truyền parity bit có mức logic 0, chuyển sang trạng thái • stop Trạng thái stop: Truyền stop bit có giá trị 1, sau chuyển sang trạng thái đợi idle để chuẩn bị tiếp tục truyền liệu 90 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT KẾT LUẬN Sau thời gian dài tìm hiểu thiết kế, chúng em hoàn thành đồ án thiết kế nhóm với yêu cầu thiết kế “ KIT phát triển CPLD” Kết thiết kế cho sản phẩm thực tế lập trình điều khiển chạy ổn định, đạt yêu cầu thiết kế • Mạch chạy tốt, ổn định với đầy đủ chức đặt ra: • Về phần cứng: mạch in mối hàn tốt • Hướng phát triển: Chúng em cố gắng để tạo kít đa thay vi điều khiển trung tâm với dòng FPGA Cyclone II Cyclone III đồng thời đưa chuẩn liên kết để kết nối thêm khối ngoại vi Trong trình thực đồ án, em học nhiều điều bổ ích, trau dồi kiến thức học, kỹ thiết kế mạch điện tử cách sử dụng phần mềm tổng hợp thiết kế mạch QUARTUS II phần mềm vẽ mạch ALTIUM Tuy nhiên dù cố gắng trình thiết kế mạch em không tránh khỏi sai sót Nhưng sai sót hội em rèn luyện kỹ mình: kỹ sửa chữa sai sót khiếm khuyết, để thực đề tài, dự án sau cách hoàn chỉnh 91 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT TÀI LIỆU THAM KHẢO [1] Pong P.CHU, FPGA Prototyping Using Verilog Examples, WILEY [2] The IEEE Verilog 1364-2001 Standard What's New, and Why You Need It, presented at HDLCon in March 2000 — minor updates made October, 2001 [3] Dr Lynn Fuller, CMOS Process Variations EEPROM Fabrication Technology [4] SRAM TECHNOLOGY [5] http://www.computer-engineering.org/ps2protocol/, truy cập cuối ngày 11/6/2014 [6] Cyclone II Device Handbook Volume 1, 101 Innovation Drive San Jose, CA 95134 92 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT PHỤ LỤC 93 ... THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT DANH MỤC HÌNH ẢNH THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT DANH MỤC BẢNG BIỂU THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ... lĩnh vực nghiên cứu THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT CPLD, FPGA, nhóm em thực đề tài : "Thiết kế KIT phát triển CPLD xây dựng thí nghiệm KIT" Bộ KIT cung cấp phần... project 26 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT Add module Hình Giao diện cửa sổ add module 27 THIẾT KẾ KIT PHÁT TRIỂN CPLD VÀ XÂY DỰNG BỘ THÍ NGHIỆM TRÊN KIT Chọn vi