bài giải các bài tập môn FPGA

Câu1 Xem xét mạch DFG hình 3.20 Giả sử thời gian yêu cầu cho phép toán T a) Tốc độ lấy mẫu tối đa thưc hệ thống bao nhiêu? b) Đặt yếu tố đường ống tập cắt feed –fordward thích hợp tốc độ lấy mẫu hệ thống xấp xỉ với 1/T Xác định cách rõ ràng tệp cắt feed-forward đếm tổng số lượng yếu tố đường ống yêu cầu Giải: a) Đường tới hạn 4T (qua nút B -> D -> F -> H hoăc A -> C -> E -> G ) Tốc độ lây mẫu f ≤ 1/(4T) Tốc độ lấy mẫu tối đa f = 1/(4T) b) Tốc độ lấy mẫu f = 1/T Thực tạo đường ống với tập cắt thuận theo đường cắt sau: Với hình ta có đường tới hạn T Khi cần thêm Delay Bài Xem xét lọc số IIR hình 3.21.Giả sử nhân thực tốn 2u.t cộng tốn u.t a) Tính toán đường tới han lọc IIR b) Sử dụng kỹ thuật pipeline lên lọc đặt ghi vị trí thích hợp để giảm đường tới hạn thành 3u.t a) b) Đường tới hạn T = 3TM + 4TA = 2.2 + 4.1 = 10 u.t (qua nút M1 -> A2 -> M2 -> A1 -> M3 -> A3 -> A4 ) Thực tạo đường ống với tập cắt thuận theo đường cắt sau: Bài 3: Xem xét cấu trúc xử lý tín hiệu không đệ quy hình 3.22 Hãy tìm cài đặt liệu quảng bá tương đương giải thuật để nâng cao tốc độ hệ thống Khong sử dụng thêm ghi Tính toán tốc độ lấy mẫu cấu trúc quảng bá Giải: Có đường tới hạn, từ x1(n) đến y(n) từ x2(n) đến y(n) Đường tới han T = TM + 5TA Chúng ta giảm thời gian tới hạn cách chia mạch thành hai phần sử dụng kỹ thuật chuyển vị phần ta có: Do cấu trúc quảng bá tương đương là: Thời gian đường tới hạn T = TM + TA Tốc độ lây mẫu f = 1/T = 1/ (TM + TA) Xem xét dạng thực thi trực tiếp cảu lọc FIR y(n) = ax(n) + bx(n-2) + cx(n-3) Giả sử thời gian yêu cầu thực cộng nhân T (a) (b) Sử dụng kỹ thuật đường ống với lọc với chu kỳ clock xấp xỉ T Vẽ cấu trúc lọc khối cho kích thước khối 3.Sử dụng kỹ thuật đường ống với lọc với chu kỳ clock T Xác định tốc độ lấy mẫu hệ thống (c) Sử dụng kỹ thuật đường ống với lọc câu (b) với chu ky clock T/3 Chỉ tệp cắt thích đáng dán nhãn ngõ cách rõ rang Tốc độ lấy mẫu bao nhiêu? a) Thực tạo đường ống với tập cắt thuận theo đường cắt sau: x(n) Với hình ta có đường tới hạn T Khi cần thêm ghi Câu 7: Xem xét lọc FIR bậc y(n) = ax(n) + bx(n - 4) + cx(n – 6) a) b) Vẽ hình cho lọc để chu kỳ clock giới hạn thời gian nhân cộng Làm việc cách không them ghi Vẽ cấu trúc khối cho sơ đồ câu a cho khối kích thước Sắp xếp lại cấu trúc để chu kỳ clock khối cấu trúc –bốn thời gian nhân cộng Giả sử thời gian tính toán nhân ba lần thời gian tính toán cộng Giải: Đường tới hạn T = TM + TA Để giới hạn chu kỳ clock thời gian nhân cộng , chuyển vị mạch có mạch mới: Đường tới hạn có T = TM + TA c) Kiến trúc khối mạch lọc FIR bậc với kích thước việc xử lý song song: y(3k) = ax(3k) + bx(3k – 4) + cx(3k – 6) y(3k+1) = ax(3k+1) + bx(3k – 3) + cx(3k – 5) y(3k+2) = ax(3k+2) + bx(3k – 2) + cx(3k – 4) Sử dụng kỹ thuật pipeline ta có: Trong mạch nhân chia thành phần m1,m2,m3 Mỗi phần có thời gian tính toán với cộng Đường tới hạn có TM =3TA Bài Cho lọc đệ quy: x(n)= a.x(n-2) + u(n) mạch tương ứng với lọc này: a) Bằng việc sử dụng riêng lẻ nhân cộng, ta hoàn toàn sử dụng Multiply Add Component (MAC): Do đó, mạch tương ứng với lọc sau: Hoặc cách thêm trễ vào lặp ta được: 10 b) Cho lọc có ngõ sau: y(n) =b.y(n-2) + v(n) theo yêu cầu, mạch làm chậm lại cách thay delay thành delay Ta thu sơ đồ sau: Bài Với điện áp ngưỡng 0.4V điện áp ban đầu 5V Hay Vt = 0.4V V0 = 5V Theo toán, cần giảm công suất tiêu thụ hệ thống lần  β =1/5  β =1/ ~0.4472 11 thời gian delay hệ thống ban đầu hệ thống sử dụng phương pháp pipelined: Nhưng tốc độ clock lọc nên Tseq = Tpip     β.(/ M = = 2.8 Chọn M = Vậy ta chọn cấp cho hệ thống sử dụng pipelined Điện áp cấp cho hệ thống là: βV0 = 0.4472 * = 2.236 (V) Bài 10 Theo đề bài, ta có Tm = 2Ta Cm = 10Ca Với hình 3.24a Ta có Tcritiacl path = 9Ta Và hình 3.24b 12 Có Tcritical path = 4Ta Ta suy : Ta có: Với điện áp nhỏ cấp cho hệ thống để có sample period 3.24a 3.24b nhau, 9Ta Ta suy ra:  Va = 4V, Vt = 0.5V     36Vb2 - 85Vb + = Vb1= 2.25 Vb2= 0.11 < 1.2 V ( loại) Vậy điện áp nhỏ cần cấp cho hệ thống hình 3.24b 2.25V Ta có: 13   Bài 11  Một đường tín hiệu có tổng điện dung Ctotal đường tín hiệu pipelined cấp M có tổng điện dung C total Vì hai đường tín hiệu có tốc độ lấy mẫu nên Tseq = Tpip Ta có:   M= Công suất tiêu thụ hệ thống pipelined là: =  Để lượng tiêu thụ thấp nhất: Ta có: lượng tiêu thụ hệ thống ban đầu: = Bài 12 Theo đề ta có: 14 Một hệ thống có pipelined stage có block size Thời gian delay hệ thống Với L= 4, V0 = 5V, Vt = 0.4V,    4*(  β= 0.353 0.018   nhiên: 0.018*5 = 0.09< Vt = 0.4 nên loại giá trị β = 0.353 thỏa mãn công suất tiêu thụ hệ thống song song- pipelined so với hệ thống gốc ban đầu điện áp cung cấp cho hệ thống song song- pipelined : βV0= 1.765V Bài 14 15 Theo yêu cầu toán, để làm giảm critical path với hệ số đến 6u.t việc đặt feed-forward vị trí thích hợp, cụ thể ta đặt delay vị trí A, B C    Tsample = Tm + 2Ta = 10u.t Tsample = Tsep Tpar = 2Tsamp = Tsep Với: Ccharge = 2Ca + Cm = 10Ca V0 = 3.3V, Vt= 0.45V       β1= 0.658 (nhận) β2= 0.028 (loại) β2*V0 = 0.028*3.3 = 0.0924 < Vt = 0.45V nên loại β2 Vậy β= 0.658  Câu15 Consider power consumption reduction of a circuit at same speed by use of pipelining and parallel processing Let V be the original supply voltage of the sequential system Let represent the supply voltage reduction factor of an L16 parallel M –level pipelined system,i.e, this system is operated with supply voltage V0 Let be the supply voltage reduction factor for an M-level pipelined system operated at the same speed,i.e, this system is operated with supply voltage V0 Let be the supply voltage reduction factor of an L-parallel system operating at the same as sequential circuit operated with supply voltage V Show that = Xem xét việc giảm tiêu thụ công suất mạch với tốc độ sử dụng kỹ thuật đường ống xử lý song song Ta có V nguồng cung cấp ban đầu hệ thống liên tục Ta có miêu tả nhân tố giảm nguồn cung cấp L-song song M cấp hệ thống đường ống, hệ thống tạo với điện áp cung cấp V0 Cho nhân tố giảm nguồn điện áp cung cấp cho M cấp hệ thống đường ống tạo với tốc độ , hệ thống tạo với điện áp cung cấp V0 Cho yếu tố giảm cung cấp điện áp với L hệ thống song song tạo với tốc độ với mạch nối tiếp ( tạo với điện áp cung cấp V0 Chỉ = Giải Tính toán thời gian trì hoãn đường truyền mạch CMOS là: Đối với hệ thống đường ống M cấp,đường tới hạn giảm đến 1/M độ dài mạch ban đầu.Và điện dung nạp xả chu kỳ xung clock giảm 1/M so với điện dung ban đầu Nếu tốc độ mẫu xung clock trì, phân số 1/M điện dung ban đầu nạp xả khoảng thời gian Điều nguồn cung cấp giảm thành V Do công suất tiêu thụ lọc pipeline là: = Việc tiêu thụ công suất hệ thống đường ống ,được so sánh với mạch ban đầu giảm nhân tố Thời giain trễ đường truyền mạch ban đầu mạch pipeline là: 17 Ta tính theo phương trình : => = Ta có *Trong hệ thống L-song song, điện dung tụ điện không thay đổi,nhưng tổng điện dung tăng L lần Để trì tốc độ lấy mẫu, chu kỳ clock mạch L-song song tăng LT seg (trong Tseg thời gian trì Hoãn đường truyền mạch nối tiếp Điều có nghĩa điện dung nạp xả khác,nguồn điện cung cấp dài L lần Theo mặt giảm có nhiều thời gian để thay đổi giá trị tụ điện Làm cách để giảm tiêu thụ công suất nhân tố + Sự xem xét thời gian trì hoãn đường truyền tiếp tục sử dụng để tính toán + Thời gian trì hoãn đường truyền mạch ban đầu không đổi, thời gian trì hoãn đường truyền hệ thống L-song song cho bởi: Từ đó, có phương trình để tính : => = Ta có 18 *Kết hợp ký thuật pipeline song song để giảm tiêu thụ công suất: +Kỹ thuật pipeline xử lý song song kết họp với , ký thuật pipeline giảm điện dung nạp , xả chu kỳ clock, xử lý song song tăng chu kỳ clock cho nạp xả mạch ban đầu Ta có phương trình tính => = Ta có Ta có : = 19 [...]... của hệ thống song song- pipelined so với hệ thống gốc ban đầu là điện áp cung cấp cho hệ thống song song- pipelined là : βV0= 1.765V Bài 14 15 Theo yêu cầu bài toán, để làm giảm critical path với hệ số 2 đến 6u.t bằng việc đặt các feed-forward ở vị trí thích hợp, cụ thể bài này ta sẽ đặt 3 bộ delay ở vị trí A, B và C    Tsample = Tm + 2Ta = 10u.t Tsample = Tsep Tpar = 2Tsamp = Tsep Với: Ccharge =... Ta có: 13   Bài 11  Một đường tín hiệu có tổng điện dung là Ctotal và đường tín hiệu này được pipelined cấp M cũng có tổng điện dung là C total Vì cả hai đường tín hiệu này đều có cùng tốc độ lấy mẫu nên Tseq = Tpip Ta có:   M= Công suất tiêu thụ của hệ thống pipelined là: =  Để năng lượng tiêu thụ là thấp nhất: Ta có: năng lượng tiêu thụ của hệ thống ban đầu: = Bài 12 Theo đề bài ta có: 14 Một...b) Cho bộ lọc có ngõ ra như sau: y(n) =b.y(n-2) + v(n) theo yêu cầu, mạch được làm chậm lại bằng cách thay 2 bộ delay thành 4 bộ delay Ta thu được sơ đồ như sau: Bài 9 Với điện áp ngưỡng là 0.4V và điện áp ban đầu là 5V Hay Vt = 0.4V và V0 = 5V Theo bài toán, cần giảm công suất tiêu thụ của hệ thống ít nhất 5 lần 2  β =1/5  β =1/ ~0.4472 11 thời gian delay của hệ thống... cả 2 bộ lọc là như nhau nên Tseq = Tpip     β.(/ M = = 2.8 Chọn M = 3 Vậy ta chọn cấp 3 cho hệ thống sử dụng pipelined này Điện áp được cấp cho hệ thống sẽ là: βV0 = 0.4472 * 5 = 2.236 (V) Bài 10 Theo đề bài, ta có Tm = 2Ta và Cm = 10Ca Với hình 3.24a Ta có Tcritiacl path = 9Ta Và hình 3.24b 12 Có Tcritical path = 4Ta Ta suy ra : Ta có: Với điện áp nhỏ nhất cấp cho hệ thống để có sample period... này được tạo ra với điện áp cung cấp là V0 Cho là yếu tố giảm cung cấp điện áp với L hệ thống song song tạo ra với cùng tốc độ với mạch nối tiếp ( được tạo ra với điện áp cung cấp là V0 Chỉ ra rằng = Giải Tính toán thời gian trì hoãn đường truyền của mạch CMOS là: Đối với hệ thống đường ống M cấp,đường tới hạn giảm đến 1/M đối với độ dài trong mạch ban đầu.Và điện dung được nạp và xả trong một chu... trì Hoãn đường truyền của mạch nối tiếp Điều này có nghĩa điện dung được nạp và xả khác,nguồn điện cung cấp có thể dài hơn L lần Theo mặt giảm khi có nhiều thời gian hơn để thay đổi giá trị tụ điện Làm cách nào để giảm tiêu thụ công suất bởi nhân tố + Sự xem xét thời gian trì hoãn đường truyền có thể tiếp tục được sử dụng để tính toán + Thời gian trì hoãn đường truyền của mạch ban đầu vẫn không đổi,