Báo cáo thực tập Thiết kế vi mạch trên FPGA

BỘ CÔNG THƯƠNG TRƯỜNG ĐẠI HỌC CÔNG NGHIỆP HÀ NỘI KHOA : ĐIỆN TỬ THIẾT KẾ VI MẠCH TRÊN FPGA Giáo viên hướng dẫn: Tống Văn Luyên Sinh viên thực tập: Nguyễn Thanh Tùng Lớp: ĐH CNKT DT6- K6 Hà Nội 03/03/2015 Hà Nội University of Industry Faculty of Electronics MỤC LỤC MỤC LỤC Danh mục hình LỜI GIỚI THIỆU CHƯƠNG 1: TỔNG QUAN VỀ CÁC PHƯƠNG PHÁP THIẾT KẾ VI MẠCH .8 1.1 Các phương pháp thiết kế tiền HDL 1.1.1 Phương pháp thiết kế dùng hàm logic 1.1.2 Phương pháp thiết kế dựa sơ đồ nguyên lí .8 1.1.3 Ưu điểm, nhược diểm phương pháp thiết kế truyền thống .9 1.2 Phương pháp thiết kế dùng HDL 10 CHƯƠNG 2: TỔNG QUAN VỀ VHDL 12 2.1 Giới thiệu VHDL 12 2.2 Cấu trúc VHDL .13 2.2.1 Khai báo Library 14 2.2.2 Khai báo Entity 15 2.2.3 Các kiểu kiến trúc (Achitecture) 16 2.3 Các kiểu liệu 20 2.3.1 Các kiểu (Subtypes) 20 2.3.2 Mảng 20 2.3.3 Kiểu ghi (Records) 22 2.3.4 Kiểu liệu có dấu không dấu ( Signed and Unsigned) .23 2.3.5 Chuyển đổi liệu .23 2.4 Toán tử thuộc tính 24 2.4.1 Toán tử 24 2.4.2 Thuộc tính 24 2.4.3 Thuộc tính định nghĩa người dùng 25 Sinh viên thực tập: Nguyễn Thanh Tùng Hà Nội University of Industry 2.4.4 Faculty of Electronics GENERIC .25 2.5 Mã song song 26 2.5.1 Song song .26 2.5.2 Mệnh đề WHEN 27 2.5.3 GENERATE .28 2.6 Mã 29 2.6.1 PROCESS .29 2.6.2 Signals Variables 30 2.7 Signal Variable .30 2.7.1 CONSTANT 30 2.7.2 SIGNAL 31 2.7.3 VARIABLE 32 2.8 Máy trạng thái 32 2.8.1 Giới thiệu 33 2.8.2 Thiết kế theo mô hình máy moore .34 CHƯƠNG 3: TỔNG QUAN VỀ FPGA 42 3.1.Giới thiệu FPGA 42 3.2.Cấu trúc FPGA .43 3.3.Giới thiệu chip SPARTAN-3E 43 3.3.1 Kiến trúc họ XILINX SPARTAN-3E FPGA .43 3.3.2 Kiến trúc Xilinx Spartan-3E FPGA .44 3.3.3 Cách đọc tham số chip 45 CHƯƠNG 4: Thiết kế vi mạch FPGA .46 4.1 Quy trình thiết kế FPGA tổng quát 46 4.1.1 Mô tả ban đầu thiết kế .46 4.1.2 Thực thi 47 Sinh viên thực tập: Nguyễn Thanh Tùng Hà Nội University of Industry 4.1.3 Faculty of Electronics Quá trình nạp (download) lập trình (program) 49 4.2 Các vi mạch ứng dụng .49 4.2.1 Kiểm tra chuỗi chẵn lẻ 49 4.2.2 Đếm thuận nghịch Kd=128, hiển thị led đơn 50 4.2.3 Đèn giao thông 53 Phụ lục 1: 58 Phụ lục 2: 63 Tài liệu tham khảo: 64 Sinh viên thực tập: Nguyễn Thanh Tùng Hà Nội University of Industry Faculty of Electronics Danh mục hình Hình 1.1 Phương pháp thiết kế dùng hàm logic Hình 1.2 Thiết kế mạch dựa sơ đồ nguyên lí Hình 1.3 Các bước thiết kế phương pháp thiết kế truyền thống Hình 1.4 Các bước thiết kế dùng HDL 11 Hình 2.1: Các thành phần đoạn mã VHDL .14 Hình 2.2: Các phần Library .15 Hình 2.3 Các chế độ tín hiệu& Hình 2.4 Cổng NAND 16 Hình 2.5 Sơ đồ trigo RS 18 Hình 2.6 Minh họa scalar (a), 1D (b), 1Dx1D (c), 2D (d) 21 Hình 2.7 Mạch tổ hợp mạch dãy 26 Hình 2.8 DFF với tín hiệu reset không đồng 29 Hình 2.9 Sơ đồ máy trạng thái 33 Hình 2.10 Sơ đồ trạng thái đếm BCD 38 Hình 2.11 Mô đếm BCD 41 Hình 3.1 Cấu trúc tổng FPGA 43 Hình 3.2 Họ Spartan-3 FPGA 44 Hình 3.3 Kiến trúc Spartan-3E FPGA .44 Hình 3.4 Phương pháp đọc ký hiệu chip FPGA 45 Hình 4.1 Quy trình thiết kế FPGA 46 Hình 4.2 Sơ đồ gán chân 48 Hình 4.3 Sơ đồ không gian gán bên FPGA 48 Hình 4.4 Sơ đồ định tuyến 48 Hình 4.5 Sơ đồ khối kiểm tra chẵn lẻ 50 HÌnh 4.6 Sơ đồ khối đếm Kd=128 .53 Hình 4.7 Mô đếm Kd=128 .53 HÌnh 4.9 Mô đèn giao thông 57 Hình 5.1 Tạo Project 58 Hình 5.2 Chọn thông số cho FPGA 59 Hình 5.3 Tạo tên cho mã VHDL 59 Hình 5.4 Tạo Symbol từ mã VHDl 59 Sinh viên thực tập: Nguyễn Thanh Tùng Hà Nội University of Industry Faculty of Electronics Hình 5.4 Vẽ mạch 60 Hình 5.5 Chuẩn bị cho việc tạo kết nối .60 Hình 5.6 Tạo kết nối chân cho FPGA 61 Hình 5.7 Kiểm tra, dây, tạo file.bit 61 Hình 5.8 Nạp chương trình cho FPGA 62 Hình 5.8 Thông số KIT Basys2 63 Sinh viên thực tập: Nguyễn Thanh Tùng Hà Nội University of Industry Faculty of Electronics LỜI GIỚI THIỆU Trong năm gần công nghệ điện từ phát triển nhảy vọt Các loại IC LSI( Large Scale Integration), VLSK(Very Large Scale Integration) với khả tích hợp tới hàng triệu Transistor đời với nhiều ứng dụng khác Công nghệ thông tin, Điện tử viễn thông, Tự động hoá không ngừng đáp ứng nhu cầu xã hội Một công nghệ đời, thay cho hệ thống số trước đòi hòi nhiều thời gian chi phí cho nghiên cứu chế tạo, công nghệ ASIC (Application Specific Integrated Circuit) Dẫn đầu lĩnh vực sản phẩm FPGA (Field Programmable Gate Array CPLD (Complex Programmable Logic Devices) Sử dụng FPGA CPLD tối thiểu hóa nhiều công đoạn thiết kế, lắp ráp hầu hết thực máy tính Các ngôn ngữ mô phòng phần cứng (HDL: Hardware Description Languages) ABEL, VHDL, Verilog, Schematic cho phép thiết kế mô hoạt động mạch chương trình Các chương trình mô cho phép xác định lỗi thiết kế cách dễ dàng kết quà thực chương trình file bít cấu hình (bitstream) đế nạp (download) vào FPGA CPLD để hoạt động giống mạch logic Các FPGA CPLD với khả tích hợp cao tới hàng triệu gate cấu trúc mạch tối ưu hoá mật độ tích hợp, hiệu suất cao cho phép xử lý nhanh số liệu, độ tin cậy chất lượng cao, dễ sử dụng ứng dụng đa dạng nhiều loại thiết bị điện tử Trong báo cáo em tập trung đề cập tới khía cạnh ngôn ngữ mô tả phần cứng sử dụng ngôn ngữ VHDL giới thiệu FPGA họ SPARTAN-3E hãng Xilinx Sinh viên thực tập: Nguyễn Thanh Tùng Hà Nội University of Industry Faculty of Electronics CHƯƠNG 1: TỔNG QUAN VỀ CÁC PHƯƠNG PHÁP THIẾT KẾ VI MẠCH 1.1 Các phương pháp thiết kế tiền HDL 1.1.1 Phương pháp thiết kế dùng hàm logic Trong việc thiết kế hệ thống số, khó khăn người thiết kế kiến thức đặc điểm chức phần tử logic cổng logic AND, OR, NOT,… flip- flop Hầu hết mạch logic tạo nên nhờ cổng logic flip- flop thiết kế theo phương thức truyền thống dựa hàm logic (boolean equations) Nhiều kĩ thuật thiết kế đời nhằm tối ưu hóa phương pháp truyền thống này, công việc để tối phương pháp thiết kế dùng hàm logic giảm thiểu phương trình logic giúp sử dụng cổng logic flip- flop hiệu Hình 1.1 Phương pháp thiết kế dùng hàm logic Kĩ thuật thiết kế dựa hàm logic yêu cầu phải viết phương trình logic cho đầu vào liệu flip- flop cho nhóm cổng logic Điều có nghĩa kĩ thuật thiết kế không khả thi với việc thiết kế mạch lớn với hàng trăm flip-flop kĩ thuật đòi hỏi phải có số lượng lón hàng trăm phương trình logic tương ứng 1.1.2 Phương pháp thiết kế dựa sơ đồ nguyên lí Sinh viên thực tập: Nguyễn Thanh Tùng Hà Nội University of Industry Faculty of Electronics Phương pháp thiết kế dựa sơ đồ nguyên lí có trợ giúp máy tính cho phép thiết kế hệ thống lớn nhờ kết hợp cổng logic flip- flop với mạch Bởi mạch bao gồm nhiều flip- flop mạch khác, điều cho phép thiết kế mạch lớn có tính phân cấp với số lượng lớn thành phần cấu tạo nên không cần nhiều công sức phương pháp thiết kế dùng hàm logic trước Hình 1.2 Thiết kế mạch dựa sơ đồ nguyên lí Mọi người ưa thích thường xuyên sử dụng phương pháp khả biểu diễn thiết kế trực quan sinh động thiết kế sơ đồ nguyên lí dễ hiểu thành phần thiết kế kết nối chúng 1.1.3 Ưu điểm, nhược diểm phương pháp thiết kế truyền thống Các bước thiết kế ngôn ngữ mô tả phần cứng truyền thống: Hình 1.3 Các bước thiết kế phương pháp thiết kế truyền thống Bước 1: Thông tin hệ thống cần thiết chuyển đổi thủ công sang tập hàm logic Sinh viên thực tập: Nguyễn Thanh Tùng Hà Nội University of Industry Faculty of Electronics Bước 2: Chuyển đổi thủ công hàm luân lí thành mạng kết nối cổng logic flip- flop (sơ đồ nguyên lý) Bước 3: Tổng hợp thực thiết kế  Ưu điểm: - Dễ thực - Thực thiết kế với mạch từ vài phần tử logic đến vài trăm phần tử logic  Nhược điểm: - Xác định hệ thống mạng kết nối thành phần Không xác định đặc điểm kĩ thuật hệ thống( hành vi/ chức năng)- Hệ thống làm với tình cụ thể - Không phù hợp với hệ thống tích hợp cỡ lớn phức tạp 1.2 Phương pháp thiết kế dùng HDL a) Chức ưu điểm HDL  Chức năng: HDL ngôn ngữ thuộc lớp ngôn ngữ máy tính(computer language):  Dùng miêu tả cấu trúc hoạt động vi mạch  Dùng mô phỏng, kiểm tra hoạt động vi mạch  Biểu diễn hành vi theo thời gian cấu trúc không gian mạch  Bao gồm ký hiệu biểu diễn thời gian đồng thời (time and concurrence)  Ưu điểm:  Loại bỏ công đoạn chuyển đổi thủ công từ mô tả thông tin thiết kế thành phương trình logic  Dễ quản lí mạch lớn phức tạp  Độc lập với công nghệ  Cho phép tái sử dụng thiết kế có sẵn  Mạch tổng hợp từ đặc tả b) Phương pháp thiết kế dùng HDL 10 Sinh viên thực tập: Nguyễn Thanh Tùng Hà Nội University of Industry Faculty of Electronics entity kiemtrachanle is port( vao : in STD_LOGIC_VECTOR(7 downto 0); ketqua : out STD_LOGIC ); end kiemtrachanle; architecture kiemtrachanle of kiemtrachanle is begin process(vao) variable bientam : std_logic; begin bientam := vao(0)xor vao(1) xor vao(2) xor vao(3) xor vao(4) xor vao(5) xor vao(6) xor vao (7) ; if(bientam = '1') then ketqua