Báo cáo Thí nghiệm điện tử số

TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI VIỆN ĐIỆN TỬ - VIỄN THÔNG ***************************** BÁO CÁO THÍ NGHIỆM ĐIỆN TỬ SỐ Họ tên sinh viên: Nguyễn Quang Tuấn Mã lớp thí nghiệm: 31389 Mã số SV: 20093004 Lớp: Điện tử - Viễn thông 01 - K54 Email: nqt.dtvt1@gmail.com Hà Nội – T11/2011 Bài 1: Giới thiệu Quartus II quy trình thiết kế FPGA Câu hỏi: Tại phải mô chức thời gian ? Trả lời :  Mô chức để kiểm tra xem mạch thực đứng với yêu cầu thiết kê chưa Từ sửa lại mạch cho với yêu cầu đặt  Mô thời gian để đánh giá tốc độ xử lí mạch thiết kế xét đến khoảng thời gian trễ cổng logic  Biết lượng thời gian cần thiết để có tín hiệu đúng, ổn định để sử dụng tiếp Nếu kết đầu có sử dụng để làm đầu vào để xử lí tiếp cần biết sau thời gian lấy kết đầu để có kết xác Bài 4: Thiết kế so sánh bit Câu 1: Có bao nhiều phương án thiết kế so sánh bít? Khó khăn phương án thực sao? Trả lời :  So sánh bit một, thứ tự từ cao xuống thấp đưa kết so sánh bit Cách có đường tín hiệu dài, qua nhiều phần tử logic nên xử lí chậm, tốc độ thức không nhanh  Chuyển số bit thành số có dấu cách thêm bit vào đầu thành bit, sau dùng cộng có dấu để trừ số cho Xét dấu kết xem số có dấu hay không đến kết luận lớn hay bé Cách dùng cộng Ripple-carry chậm, đường tín hiệu dài Nếu dùng cộng carry-lookahead có kết xét dấu nhanh hơn, cách cần quan tâm đến dấu, không cần quan tâm đến kết nhận Nhưng so sánh số nhiều bit carry-lookahead phức tạp, có vấn đề fan-in Câu : Đường dài so sánh bít bao nhiêu? Tốc độ tối đa cho phép so sánh bao nhiêu? Trả lời : Mỗi lần so sánh bit đường dài đầu B, N, L nhau, cổng NOT, cổng AND-3 cổng OR-2 => đường dài Từ ta có đường dài tín hiệu 9, qua công NOT, cổng AND-3 cổng OR-2 Tốc độ tối đa cho phép so sánh Delay tổng cổng kể Câu 3: Số phần tử dùng cho thiết kế bao nhiêu? Trả lời : cổng NOT , 12 cổng AND-3 cổng OR-2 Bài 5: Mạch dãy, xây dựng đếm Câu 1: Phát triển đếm thành đếm bit ? Trả lời : Ta ghép đếm bit với thành đếm bit, đặt đếm thứ làm bit cao, bit thứ làm bit thấp , với xung clock bit thứ có chu kì 16 lần xung clock đếm thứ Khi bít thứ đếm từ đến 15 rùi quay đếm thứ đếm lần, tạo thành đếm bit Có thể đặt xung clock đếm thứ cách And tất bit đếm thứ 2, tất bít xuất xung clock cho đếm thứ Sơ đồ đếm bit: Phát triển thành đếm bit: Câu : Đường dài liên kết đếm bao nhiêu? Tốc độ tối đa cho phép so sánh ? Trả lời : Đường dài liên kết đếm Y[2] : qua cổng Not, And3 Or , độ dài Giả xử độ trễ cổng logic ∆t, qua cổng trễ ∆t.Từ suy tốc độ tối đa cho phép phải lớn 3∆t lớn xung clock Câu 3: Số phần tử dùng mạch gồm : T-flipflop , NOT, AND-3 , OR-2 Bài : Trạng thái máy hữu hạn FSM Xây dựng mạch kiểm tra chuỗi bit “11101” cho z=1 , khác cho z=0 Trả lời : Ta duyệt chuỗi bit từ trái qua phải Ý tưởng : Dùng trạng thái để mô tả mạch Tín hiệu đưa xung vào X Trạng thái Sw S1 S11 S111 S1110 S11101 Mô tả Trạng thái ban đầu chưa có bit có bit ‘0’ Phát bít ‘1’ Phát chuỗi “11” Phát chuỗi “111” Phát chuỗi “1110” Phát chuỗi “11101” - Bảng chuyển trạng thái sau: - Bảng đầu mạch - Sơ đồ khối FSM - Code VHDL: LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY bai6 IS PORT ( clk : IN STD_LOGIC; rst : IN STD_LOGIC := '0'; x : IN STD_LOGIC := '0'; led: out std_logic_vector(5 downto 0); Z : OUT STD_LOGIC ); END bai6; ARCHITECTURE BEHAVIOR OF bai6 IS TYPE type_fstate IS (Sw,S1,S11,S111,S1110,S11101); SIGNAL fstate : type_fstate; SIGNAL reg_fstate : type_fstate; SIGNAL reg_Z : STD_LOGIC := '0'; BEGIN PROCESS (clk,reg_fstate) BEGIN IF (clk='1' AND clk'event) THEN fstate