FET VÀ MẠCH ỨNG DỤNG

Tài liệu bao gồm lý thuyết và bài tập áp dụng ( có đáp án ) về FET và mạch ứng dụng của nó trong chương trình môn học điện tử cơ bản. Tài liệu rất dễ hiểu sẽ giúp bạn hiểu rõ những kiến thức cần nắm. Chúc các bạn học tốt.

Bài Giảng Mạch Điện Tử Chương 03 3.1 TRANSISTOR TRƯỜNG – JFET (JUNCTION FIELD EFFECT TRANSISTOR) 3.1.1 Cấu tạo JFET linh kiện bán dẫn cực có cấu trúc ký hiệu JFET kênh N JFET kênh P hình 3.1 Máng - Drain(D) Máng - Drain(D) Kênh P Kênh N Cổng - Gate (G) P N N P P N Cổng - Gate (G) Vùng nghèo Vùng nghèo Nguồn - Source(S) Nguồn - Source(S) D G ID G VGS D ID VGS S S Hình 3.1 Cấu trúc ký hiệu JFET kênh N JFET kênh P 3.1.2 Hoạt động Do có loại JFET nên để giải thích nguyên tắc hoạt động transistor trường ta dùng JFET kênh N Thành phần chủ yếu cấu trúc lớp bán dẫn N hình thành kênh dẫn nằm lớp bán dẫn loại P Đỉnh kênh bán dẫn N nối với điện cực đưa tạo thành cực D (Drain: cực máng), phía bên tạo thành cực S (Source: cực nguồn) Hai lớp bán dẫn loại P nối chung với tạo thành cực G (Gate: cực cổng) Biên soạn: Ths Ngô Sỹ 51 Bài Giảng Mạch Điện Tử a) Trường hợp VGS = 0, VDS có giá trị dương: ID D + Kênh N e G VGS = 0V p P e N e S pP e + VDS IS VDD _ Hình 3.2 Mạch phân cực cho JFET kênh N với VGS = Ngay có điện áp VDD = VDS, điện tử di chuyển từ cực nguồn S đến cực máng D, thiết lập nên dòng điện ID với chiều xác định hình 3.2 Dòng điện chạy vào cực D dòng điện chạy khỏi cực S, kết ID = IS ID D ID + Điểm thắt kênh (Pinch off) Các mức bão hòa IDSS Điện trở tăng phụ thuộc vào kênh dẫn hẹp VGS = 0V G Điện trở kênh dẫn VP Hình 3.3 p P + pP N VDS = VP VGS = 0V V DS _ IS S _ Hình 3.4 Ta thấy vùng nghèo rộng gần đỉnh lớp bán dẫn P tiếp giáp PN bị phân cực ngược suốt chiều dài kênh kết qủa dòng điện IG = Khi điện áp VDS tăng từ Volt đến vài Volt, dòng điện tăng xác định theo định luật Ohm kết vẽ dòng điện ID theo VDS hình 3.3 Khi VDS tăng đạt đến giá trị VP, vùng nghèo hình 3.4 rộng làm giảm độ rộng của kênh dẫn Việc giảm kênh dẫn làm cho điện trở kênh tăng Nếu VDS tăng đến giá trị Vp làm vùng nghèo đụng vào – điểm đụng gọi điểm thắt kênh (Pinch off) Giá trị điện áp VDS thiết lập nên điểm thắt gọi điện áp thắt ký hiệu VP Biên soạn: Ths Ngô Sỹ 52 VDD Bài Giảng Mạch Điện Tử Khi VDS tăng vượt qua giá trị VP, điểm thắt dài dòng ID không đổi Do nói điện áp VDS > VP JFET có đặc tính nguồn dòng hình vẽ 3.5 trình bày nguồn dòng cố định ID = IDSS điện áp VDS xác định điện áp tải cung cấp + ID = IDSS VDS Tải Hình 3.5: Mạch tương đương nguồn dòng VGS = 0; VDS> VP Ký hiệu IDSS dòng điện từ cực máng D đến cực nguồn S trường hợp ngắn mạch (Short) G-S Quan sát đường cong đặc tính cho ta thấy: IDSS dòng điện cực máng cực đại JFET xác định điều kiện VGS= VDS >VP  Lưu ý hình 3.3, điện áp VGS = toàn đường cong đặc tính b) Trường hợp VGS < 0, VDS có giá trị dương: Điện áp cực G cực S ký hiệu VGS điện áp điều khiển JFET Nếu giá trị khác đường cong dòng điện IC theo VCE thiết lập từ giá trị khác dòng IB BJT, JFET, đường cong dòng điện ID theo VDS thiết lập từ giá trị khác điện áp VGS Trong hình 3.6, điện áp âm (–1V) cung cấp cho GS Ảnh hưởng điện áp phân cực (-VGS) đến việc thiết lập vùng nghèo giống VGS = 0V, giá trị VDS xảy tượng thắt kênh nhỏ Vp (do tiếp giáp PN bị phân cực ngược nên vùng nghèo nới rộng hơn) Kết việc cung cấp điện áp âm phân cực cho GS, để đạt giá trị bão hòa mức thấp điện áp VDS trình bày hình 3.7, với giá VGS = -1V Dòng điện bão hòa ID giảm tiếp tục giảm VGS âm Ta thấy điện áp điểm thắt giảm theo đường cong parabol VGS âm âm ID D IG = 0A p P + pP N IDSS Kênh N VDS ID VGS = 0V VGS = -1V + VDD VGS = -2V VGS = -1V _ VGS = -3V VGS = -4V = VP + S IS Hình 3.6: VGS=-1V Biên soạn: Ths Ngô Sỹ _ VP Hình 3.7: Đặc tuyến V- A 53 VDS Bài Giảng Mạch Điện Tử Tóm lại: Giá trị điện áp âm VGS làm cho dòng ID = 0mA xác định VGS = VP, JFET kênh N VP âm JFET kênh P VP dương c) Điện trở điều khiển điện áp: Vùng bên trái điểm thắt hình 3.7 xem vùng điện trở điều khiển điện áp Trong vùng JFET thực có vai trò biến trở (có thể sử dụng cho hệ thống tự động điều khiển độ lợi) mà giá trị điện trở điều khiển điện áp cung cấp VGS Ta thấy hình độ dốc đường cong điện trở JFET cực D S VDS < VP hàm VGS Khi VGS trở nên âm độ dốc đường cong trở nên nằm ngang tương ứng với mức điện trở tăng Phương trình sau cho phép r0 tính giá trị điện trở theo điện áp VGS: rd  V (1  GS ) VP Trong r0 điện trở VGS = 0V rd điện trở giá trị xác định VGS Đối với BJT dòng điện ngõ IC dòng điện điều khiển ngõ vào IB có mối quan hệ với theo hệ số  xem số IC  f  I B    I B  số IB biến điều khiển Phương trình diễn tả mối quan hệ tuyến tính dòng điện IB IC Còn JFET mối quan hệ dòng điện ID VGS  V  xác định phương trình Shockley: I D  I DSS 1  GS   VP  Dấu mũ phương trình cho thấy mối liên hệ ID VGS không tuyến tính, tạo đường cong ID tăng theo hàm mũ tăng giá trị VGS 3.1.3 Đặc tính JFET Các đường cong đặc tính truyền có cách khảo sát phương trình Shockley ID(mA) ID(mA) IDSS VGS(V) VGS = 0V VGS = -1V VGS = -2V VGS = -3V VGS = -4V -4 -3 -2 -1 0 ID = 0mA VGS = -VP VP Hình 3.8: Đặc tuyến truyền đạt đặc tuyến ngõ JFET kênh N * Các thông số JFET:  Điện áp cực đại  Dòng điện cực đại Biên soạn: Ths Ngô Sỹ 54 VDS Bài Giảng Mạch Điện Tử  Công suất tiêu tán cực đại PD  VDS I D  Và thông số VGS VDS Các thông số xác định sổ tay tra cứu linh kiện điện tử 3.2 CÁC MẠCH PHÂN CỰC CHO JFET 3.2.1 Mạch phân cực cực nguồn Tương tự mạch phân cực định dòng cực B, mạch phân cực cực nguồn cho JFET trình bày hình 3.9 Nguồn -5V nguồn VGS Sử dụng công thức  V  I D  I DSS 1  GS  , tính ID Khi có ID, VDS tính  VP  sau: VDS = VDD - IDRD 3.2.2 Mạch tự phân cực +12V R =2,2k D C1 NJFET 1MF Vin R = 1M G Hình 3.9 -5V Mạch tự phân cực thay nguồn VGS cực G điện trở hình 3.10 +12V R D C1 NJFET Vin BJT 1MF R = 1M G R S Hình 3.10 Ngoài ta thực mạch phân cực cầu phân áp 3.3 SO SÁNH GIỮA BJT VÀ JFET Sự khác loại transistor là: BJT linh kiện điều khiển dòng JFET linh kiện điều khiển áp Ngoài dòng điện IC hàm dòng IB dòng ID JFET hàm VGS Nếu BJT có loại NPN PNP JFET có loại JFET kênh N JFET kênh P Tuy nhiên điều quan trọng cần phải lưu ý BJT linh kiện có cực tính Biên soạn: Ths Ngô Sỹ 55 Bài Giảng Mạch Điện Tử (bipolar –lưỡng cực) – dòng điện dòng hạt tải đa số: điện tử lỗ trống Còn JFET linh kiện cực tính (unipolar) hay gọi đơn cực, dòng tải dòng điện tử (kênh N) lỗ trống (kênh P) Một đặc tính quan trọng JFET tổng trở vào cao Tổng trở vào JFET đạt tới vài trăm M lớn nhiều điện trở vào BJT – đặc tính quan trọng JFET thiết kế hệ thống khuếch đại AC tuyến tính Tần số hoạt động JFET cao BJT Ngược lại transistor BJT có độ nhạy cao thay đổi tín hiệu cung cấp ngõ vào Sự thay đổi dòng điện ngõ BJT thường lớn nhiều so với JFET với điện áp tín hiệu vào Chính lý mà độ lợi điện áp trung bình mạch khuếch đại BJT lớn JFET Thường JFET có độ ổn định nhiệt cao BJT JFET có cấu trúc nhỏ BJT nên thích hợp cho việc chế tạo IC C D V IC = IB I D  I DSS (1  GS ) VP IB G BJT VBE= 0,7V IG = 0A + IE VGS E BJT FET _ IS S JFET Hình 3.11: So sánh JFET BJT Các phương trình JFET BJT xác định sau: JFET  V I D  I DSS 1  GS  V P  ID  IS IG  0A BJT     V B  V BE RB  IB   IC  I E  V BE  0,7V 3.4 MOSFET (METAL – OXIDE – SEMICONDUCTOR - FET) MOSFET KÊNH CÓ SẴN (D_MOSFET – DEPLETION MOSFET) 3.4.1 Cấu tạo Cấu tạo ký hiệu MOSFET – IGFET (ISOLATED – GATE FET) transistor trường có cực cửa cách ly kênh N trình bày hình 3.12 Biên soạn: Ths Ngô Sỹ 56 Bài Giảng Mạch Điện Tử D SiO2 SiO2 D Kênh N Kênh P N G N P Đế P N p Đế N G ss ss P Metal S S D D G G SS SS S S D D G G SS S S Kênh P Kênh N Hình 3.12: Cấu trúc ký hiệu D_MOSFET kênh N P Lớp bán dẫn loại P hay N nối tạo thành cực tính có tên SS (Substrate) – cực đế, cực D cực S kết nối đến lớp bán dẫn loại N hay P Cực G nối đến bề mặt tiếp xúc kim loại ngăn cách với lớp bán dẫn kênh N hay P lớp dioxide silicon (SiO2) SiO2 vật liệu đặc biệt cách điện xem chất điện môi Không có kết nối điện trực tiếp cực G kênh dẫn MOSFET Lớp cách điện SiO2 cấu trúc MOSFET làm thay đổi tổng trở vào MOSFET theo ý muốn 3.4.2 Nguyên lý hoạt động Khi cho điện áp VGS = 0V, điện áp cung cấp VDD đưa đến cực D S Kết điện tử tự kênh N di chuyển tạo nên dòng điện ID giống JFET (hình 3.13) D Thay đổi giá trị khác VGS ta họ đặc tuyến hình 3.14 e e G 3.4.3 Đặc tuyến D-MOSFET VGS = 0V N + e S - eN P SS e e N ID = IS = IDSS Hình 3.13: Trường hợp VGS = 0V Biên soạn: Ths Ngô Sỹ 57 + VDD - Bài Giảng Mạch Điện Tử Tùy thuộc vào giá trị điện áp âm VGS mà mức độ tái hợp điện tử lỗ trống xảy Sự tái hợp làm giảm điện tử tự di chuyển kênh dẫn, làm ảnh hưởng đến dòng điện chạy kênh dẫn Điện áp phân cực âm tốc độ tái hợp tăng Kết dòng điện cực máng giảm, với giá trị điện áp V GS = -1V; VGS = -2V… đạt giá trị điện áp thắt VP = -6V cuối ta thấy đặc tuyến truyền đạt giống đặc tuyến JFET Kênh N + e G Lớp tiếp xúc kim loại e + e Quá trình tái hợp + e + Đế loại P e Hình 3.15: VGS < Khi giá trị điện áp VGS dương làm tăng thêm số lượng điện tử lấy từ lớp bán dẫn loại P, làm tiết diện kênh dẫn N tăng Điện áp VGS tiếp tục tăng theo chiều dương làm cho dòng điện cực máng ID tăng theo Khi điện áp VGS > 0, hạt tải tự kênh dẫn tăng so sánh với điện áp VGS = 0V Chính lý vùng điện áp dương GS đặc tuyến truyền thường xem vùng tăng (enhancement region): ID > IDSS Còn vùng tương ứng với điện áp âm GS gọi vùng hay vùng giảm (depletion region): ID < IDSS Biên soạn: Ths Ngô Sỹ 58 Bài Giảng Mạch Điện Tử 3.5 MOSFET CHƯA CÓ SẴN KÊNH (E_MOSFET: ENHANCEMENT – MOSFET) 3.5.1 Cấu tạo Cấu tạo E_MOSFET (kênh cảm ứng) kênh N P trình bày hình 3.16 Ở cực D cực S không nối với Do cấu trúc E_MOSFET giống D_MOSFET thiếu kênh dẫn nối cực D S D SiO2 N P ss Đế P G SiO2 D Đế N G ss P N S S Kênh N Kênh P D G D SS G SS S S D D G (a) G S (b) S Hình 3.16: Cấu trúc ký hiệu E_MOSFET(a) kênh N; (b) kênh P 3.5.2 Nguyên lý hoạt động đặc tuyến V – A Biên soạn: Ths Ngô Sỹ 59 Bài Giảng Mạch Điện Tử Điện tử bị hút cực G dương D N IG = 0A + VGS S + + + + + e e e e e - P SS + - VDS N Lớp cách điện Lỗ trống bị đẩy cực G dương Hình 3.17: Hình thành kênh dẫn E_MOSFET kênh N (VGS > 0) Nếu điện áp VGS = 0V có điện áp cung cấp cho cực D S, thiếu kênh dẫn cực D S nên ID = – điều khác hẳn với JFET JFET ta có ID = IDSS Khi điện áp VGS VDS thiết lập giá trị dương lớn 0V – dẫn đến có chênh lệch điện áp cực G D so với cực S Điện áp dương cực G tác động lên lỗ trống lớp bán dẫn loại P nằm dọc theo lớp oxide SiO2 Các lỗ trống rời khỏi vùng sâu phía đế hình 3.17 Kết tạo nên vùng nghèo nằm gần lớp ngăn cách điện SiO2 lỗ trống Tuy nhiên điện tử lớp P (thuộc hạt tải thiểu số) bị hút phía cực G, tạo thành vùng chứa điện tử gần bề mặt lớp SiO2 Lớp SiO2 đặc tính cách điện ngăn chặn hạt tải mang điện tích âm di chuyển cực G Khi điện áp VGS tăng số lượng điện tử tập trung gần mặt phẳng lớp SiO2 tăng, tạo thành kênh dẫn nối cực D S Điện áp VGS đạt đến giá trị gọi điện áp ngưỡng VT Do kênh dẫn không tồn điện áp VGS = 0V xuất cung cấp điện áp dương VGS ≥ VT người ta gọi MOSFET loại tăng D IG = 0A + VGS S - N e e e e e P SS + - VDS N Hình 3.18: Sự thay đổi bề rộng kênh dẫn VDS tăng VGS cố định Biên soạn: Ths Ngô Sỹ 60 Bài Giảng Mạch Điện Tử Khi điện áp VGS tăng vượt qua điện áp ngưỡng mật độ hạt tải tự chứa kênh dẫn tăng, dẫn đến dòng điện cực máng tăng Tuy nhiên VGS số tăng điện áp VDS, dòng điện cực máng tăng đến giá trị bão hòa giống xảy JFET MOSFET có sẵn kênh Dòng điện ID giảm dần vào vùng thắt, kênh dẫn hẹp đầu cực máng hình 3.18 Khi giá trị điện áp VGS nhỏ điện áp ngưỡng (VT) dòng điện cực máng MOSFET loại kênh chưa có sẵn Khi giá trị điện áp VGS lớn VT dòng điện cực máng quan hệ không tuyến tính với điện áp VGS phương trình: I D  k VGS  VT  (3.1) Trong k số suy giá trị k từ phương trình (3.1) với ID(on) vàVGS(on) giá trị điểm đặc biệt đường cong đặc tuyến E_MOSFET I D ( on) hình 3.19: k  (3.2) (VGS ( on)  VT ) 3.5.3 Đặc tuyến E_MOSFET Tương tự JFET D_MOSFET ứng với giá trị VGS khác ta họ đặc tuyến E_MOSFET ID(mA) ID(mA 10 VT VGS = +8V 10 8 VGS VGS = +7V VGS = +6V VGS = +5V 10 15 20 V GS VGS = +4V VGS = +3V 25 =V = 2V VDS T Hình 3.19: Đặc tuyến truyền đạt đặc tuyến ngõ E_MOSFET kênh N Do có điện trở vào lớn, tần số hoạt động cao nên MOSFET đựơc sử dụng phổ biến mạch điện tử công suất thích hợp cho việc chế tạo mạch tích hợp IC Các mạch phân cực cho MOSFET tương tự JFET 3.6 Mô hình FET: Biên soạn: Ths Ngô Sỹ 61 Bài Giảng Mạch Điện Tử D G Id gm.Vgs Vgs rd S 3.6.1 JFET Với gm định nghĩa độ xuyên dẫn: I d i V ID  d  g mo (1  GS )  g mo I DSS Vgs v gs VP gm  Với gmo độ xuyên dẫn JFET VGS = g mo  I DSS VP rd điện trở cực máng nguồn: rd  Vds I d  VGSQ ; với yos điện dẫn ngõ y os 3.6.2 MOSFET a) D_MOSFET Tương tự JFET có phương trình truyền đạt giống b) E_MOSFET: gm  I d i  d  K (VGS  VT ) , với K hệ số NSX cho Vgs v gs 3.6.3 Thông số FET a) Tổng trở vào Zi  Vi Ii b) Tổng trở Zo  Vo Io c) Độ lợi điện áp Av  Vo Vi 3.7 Bài tập FET 3.7.1 Cho mạch FET tự phân cực hình vẽ: Với Vdd = 12V; Rg = 250K; Rd = 2,7K; Rs = 1K Tính Vs; Vd; Vds; Id; Is Giả thuyết Vgs = - 2V Biên soạn: Ths Ngô Sỹ 62 Bài Giảng Mạch Điện Tử Hướng dẫn: Vdd Vg = 0V Rd Vs = Vg – Vgs = – (-2 V) = 2V Id = Is = Vs/Rs = 2V/1K = 2mA J1 VRd = Rd Id = 2,7K 2mA = 5,4V Vd = Vdd – VRd = 12 – 5,4 = 6,6V Rg Rs Vds = Vd – Vs = 6,6 – = 4,6V 3.7.2 Cho mạch FET phân cực với nguồn hình vẽ: Với Vdd = 12V; Vss = -12V; Rg = 1M; Rd = 6,8K; Rs = 14K Tính Vs; Vd; Vds; Id; Is Giả thuyết Vgs = 2V Vdd Hướng dẫn: Rd Vg = 0V (Vì dòng qua cực G) J1 Vs = Vg – Vgs VRs= VS - Vss Rg Id = Is = VRs/Rs Rs VRd = Rd Id Vd = Vdd – VRd - Vss Vds = Vd – Vs 3.7.3 Cho mạch FET tự phân cực dùng cầu phân áp hình vẽ: Với Vdd = 18V; Rg1 = 1M; Rg2 = 1M; Rd = 2K; Rs = 5K Tính Vs; Vd; Vds; Id; Is Giả thuyết Vgs = - 2V Vdd Hướng dẫn: Vg = Vdd.Rg2/(Rg1 + Rg2) Rg1 Vs = Vg – Vgs Rd J1 Id = Is = Vs/Rs Rg2 VRd = Rd Id Vd = Vdd – VRd Rs Vds = Vd – Vs 3.7.4 Cho mạch khuếch đại cực nguồn chung với FET tự phân cực hình vẽ: Với Vdd = 12V; Rg = 100K; Rd = 2K; Rs = 500K; RL = 4K; Vin = 200mV Tính Vout; Zin; Zout Giả thuyết gm = 3,6mS = id/vgs Hướng dẫn: Công thức: Av = Vout/Vin Biên soạn: Ths Ngô Sỹ 63 Bài Giảng Mạch Điện Tử Vdd Vin =vgs Rd Vout =id.ro C1 Suy ra: Av = gm rd Hướng dẫn: C2 J1 Rg Vin RL Rs Zin = Rg Cs Zout = Rd ro = Rd//RL J1 Vin Rg Rd RL Rg Vin gm.Vgs Rd 3.7.5 Cho mạch khuếch đại cực nguồn chung với FET phân cực dùng cầu phân áp hình vẽ: Với Vdd = 15V; Rg1 = 1M; Rg2 = 800K; Rd = 3,3K; Rs = 10K; RL = 8,2K; Vin = 20mV Tính Vs; Vd; Vds; Id; Is; Vout; Zin; Zout Giả thuyết rằng: Vgs = - 2V; gm = 3mS = id/vgs Hướng dẫn: Vdd Công thức: Av = Vout/Vin Rg1 Vin =vgs C1 Vout =id.r0 Suy ra: Av = gm r0 Vin Hướng dẫn: Rd C2 J1 Rg2 RL Rs Cs Zin = Rg1//Rg2 Zout = Rd r0 = Rd//RL 3.7.6 Cho mạch khuếch đại cực máng chung với FET phân cực dùng cầu phân áp hình vẽ: Với Vdd = 12V; Rg1 = 2,2M; Rg2 = 2,2K; Rs = 4,7K; RL = 5K; Vin = 1Vp không tải, điện trở nguồn không tải Rin = 100K Tính Vs; Vd; Vds; Id; Is; Vout; Zin; Zout Pout Giả thuyết rằng: Vgs = - 2V; gm = 3mS = id/vgs Hướng dẫn: Biên soạn: Ths Ngô Sỹ 64 RL Bài Giảng Mạch Điện Tử Công thức: Vdd Av = Zout = Rs // 1/gm Hướng dẫn: Rg1 Rin Zin = Rg1//Rg2 C1 J1 C2 Vin = Vin(không tải) Zin/(Rin + Zin) Rg2 Vin Vout(không tải) = Vin RL Rs Vout(RL) = Vin.RL/(RL + Zout) Zout Pout = (Vout,rms) /RL Vout khong tai RL 3.7.7 Cho mạch khuếch đại cực nguồn chung với MOSFET tự phân cực hình vẽ: Với Vdd = 12V; Rg = 1,2M; Rd = 4,7K; RL = 8,6K; Vin = 100mV Tính Vs; Vd; Vds; Vout; Zin; Zout Av Giả thuyết rằng: MOSFET làm việc lớp A (Vd = (25% - 75%)Vdd; gm0 = 3mS Hướng dẫn: Vg = 0V (Vì dòng qua cực G) Vs = 0V Vdd Vd = 50% Vdd = 6V Vgs = 0; gm =gm0 = 3mS Rd ro = Rd//RL C1 Av =gm Ro MOSFET N Vout = Av.Vin Zin = Rg Vin Zout = Rd 3.7.8 Các tập tài liệu ôn thi Biên soạn: Ths Ngô Sỹ C2 65 Rg RL