tìm hiểu về công nghệ fpga

Tổng quan FPGA Lời nói đầu Trong năm gần đây, công nghệ điện tử có bớc phát triển nhảy vọt Các loại mạch điện LSI, VLSI có khả tích hợp tới hàng triệu Transistor đời với nhiều ứng dụng khác công nghệ điện tử, đáp ứng nhu cầu ngày cao xã hội Công nghệ ASIC (Application Specific Integrated Circuit) công nghệ đời, đòi hỏi nhiều thời gian cho nghiên cứu chế tạo song thay cho hệ thống số trớc Dẫn đầu lĩnh vực ASIC sản phẩm dãy cổng logic lập trình theo trờng FPGA (Field Programmable Gate Array) thiết bị logic phức hợp lập trình đợc CPLD (Complex Programmable Logic Devices) công ty Altera FPGA CPLD tối thiểu hoá đợc nhiều công đoạn thiết kế, lắp ráp công việc đợc thực hầu hết máy tính Các phần mềm mô phần cứng HDL (Hardware Discription Languages) nh VHDL, Verilog HDL, Schematic cho phép thiết kế mô hoạt động mạch điện chơng trình Các chơng trình mô cho phép xác định lỗi thiết kế cách dễ dàng Chơng trình đa file bit cấu hình để bitstream download vào FPGA CPLD để chúng hoạt động giống nh mạch logic FPGA CPLD có khả tích hợp cao tới hàng triệu cổng cấu trúc mạch tối u hoá mật độ tích hợp, hiệu suất cao cho phép xử lý nhanh số liệu, độ tin cậy chất lợng cao, dễ sử dụng, đợc ứng dụng rộng rãi, đa dạng nhiều loại thiết bị điện tử Trong khuôn khổ báo cáo thực tập, đợc hớng dẫn, giúp đỡ Thạc sỹ Nguyễn Hữu Trung, em vào tìm hiểu nghiên cứu công nghệ công ty Altera Trong trình tìm hiểu nghiên cứu, thời gian khả có hạn nên báo cáo thực tập chắn tránh khỏi thiếu sót Tổng quan FPGA Em mong đợc góp ý thông cảm thầy giáo, cô giáo Hà Nội, ngày tháng năm 2004 Sinh viên Tổng quan FPGA Mục lục Chơng I Thảo luận logic lập trình đợc 1.1 Những u thiết kế đợc trợ giúp máy tính logic lập trình (Computer aided Design and programmable logic) 1.2 Cấu trúc Programmable Logic Chơng II Giới thiệu công ty Altera sản phẩm công ty 11 2.1 Tổng quan 11 2.2 Logic lập trình đợc Programmable & ASICs 11 2.3 Các công cụ phát triển 13 2.3.1 Trình tự thiết kế 14 2.3.2 Công cụ phát triển Quartus 14 2.3.3 Công cụ phát triển MAX+PLUS II. 15 2.3.4 Công cụ hỗ trợ Multi-Platforms & EDA 16 2.4 Đánh giá hàm chức thiết kế Altera.17 CHƯƠNG III Dãy cổng logic lập trình theo trờng FPGA19 3.1 Tổng quan FPGAs 19 3.2 Configurable Logic Block 20 3.3 Input/Output Block 22 3.4 Ma trận định tuyến lập trình đợc 23 3.5 Clock Distribution Sự phân phối xung đồng hồ24 3.6 Block RAM 25 Chơng IV Họ sản phẩm Altera FLEX 10K 27 4.1 Tổng quan 27 4.2 Họ FLEX 10K 29 Chơng Thảo luận logic lập trình đợc Tổng quan FPGA 1.1 Những u thiết kế đợc trợ giúp máy tính logic lập trình (Computer aided Design and programmable logic) Hiện nay, xây dựng mạch số tới vài trăm cổng logic dùng mạch tổ hợp cỡ nhỏ SSI (Small Scale Intergrated ICs) mạch tổ hợp cỡ vừa MSI (Medium Small Scale Intergrated ICs) Các IC đợc gắn lên board mạch in PCB (Printed Circuit Board) để thực yêu cầu thiết kế Trong nhiều trờng hợp, thiết kế mạch theo phơng pháp gặp phải sai sót hay khó khăn nh: - Tốn nhiều thời gian lắp ráp, thiết kế, cắt, nối dây, xử lý lỗi xảy - Các loại IC yêu cầu không sẵn có đắt tiền - Khả mở rộng, thay đổi thiết kế khó phức tạp, phải thay đổi từ đầu quy trình thiết kế Thêm vào đó, số vấn đề liên quan đến dụng cụ, thiết bị để xây dựng mạch số phải bắt đầu với bảng chân lý phụ thuộc yêu cầu kỹ thuật đa cuối xác định hiệu mạch logic Đối với mạch bao gồm thông tin trạng thái Chúng ta cần làm bớc để tạo bảng chuyển đổi trạng thái thực gán trạng thái Đây giai đoạn dễ gây lỗi thực công việc Việc mô hoạt động mạch lại thờng không hoàn thành có lỗi xuất (có thể nghiêm trọng) kết mạch hoạt động không hoàn thiện Một thủ tục hoàn toàn khác thiết kế xây dựng mạch điện bắt đầu với việc mô tả bảng chân lý sơ đồ chuyển đổi trạng thái cho mạch logic Khi chi tiết cần thiết mạch logic để xác định bảng chân lý đợc thực sơ đồ tổng hợp logic, hoạt động mạch logic đợc kiểm tra chơng trình mô Nếu mạch đợc mô xác cổng, dây nối đợc vẽ IC có dãy cổng logic lập trình theo trờng FPGA (Field Programmable Gate Tổng quan FPGA Array) các thiết bị logic phức hợp lập trình đợc CPLD (Complex Programmable Logic Devices) sử dụng chơng trình fitter place&route, gọi Field Programmable Logic Devices FPLD Trong FPLD chứa cổng logic công cụ phục vụ cho kết nối bên chúng với mạch tổ hợp đơn Các Software Program định nghĩa cổng thiết bị đợc kết nối xây dựng mạch logic Đầu chơng trình file cấu hình Bitstream đợc download vào FPLD để hoạt động giống nh mạch logic FPLD đợc nạp chơng trình đợc sử dụng vào mạch lớn để thực chức Các đờng nối, công việc nhỏ đợc thực cách hoàn toàn tự động Quy trình thiết kế mạch số bao gồm bớc nh sau: Đa yêu cầu kỹ thuật Xác định đầu vào, đầu Lập bảng chân lý (Truth table) Chuyển thành phơng trình Boolean Thiết kế tạo gate - level Tự động Mô gate - level Xây dựng mạch số Gỡ rối mạch số Tổng quan FPGA Những máy tính có cấu hình không mạnh Software cho phép tạo chơng trình thiết kế trợ giúp máy tính FPLD để loại bỏ công việc không quan trọng việc thiết kế mạch số Điều cho phép tập trung hơn, quan tâm đến việc tạo linh kiện cho thiết kế mạch logic Chúng ta viết chơng trình logic ngôn ngữ mô tả phần cứng HDL, sử dụng soạn thảo văn Text Editor vẽ mạch sử dụng Schematic Editor HDL Schematic đợc dịch để tạo mạch logic chi tiết nhằm thực hoạt động xác định chơng trình Một chơng trình PC mô mạch để tạo hoạt động xác Sau thiết kế đợc nạp qua cổng Parallel vào FPLD Nh vậy, sử dụng thủ tục thiết kế cho phép: - Xây dựng thiết kế nhanh công việc nh nối dây đợc tối thiểu hoá - Tránh đợc lỗi lắp đặt - Các thiết kế đợc lu giữ dới dạng Electronic files thể gọi cần thiết - Có thể thí nghiệm nhiều loại chip mà không cần có mặt chúng nhờ th viện đầy đủ có trớc - Tránh dễ dàng sửa lỗi có - Thời gian đợc dùng để thiết kế dự án lớn - Nhiều thủ tục trình tự dài dòng đợc thực tự động 1.2 Cấu trúc Programmable Logic Các thiết bị FPLDs CPLDs đợc tạo từ PLA (Programmable Logic array Devices) từ đầu năm 1970s Cấu trúc PLA nh sau: PLA bao gồm cụm cổng AND (AND gates), cổng OR (OR gates) đảo (Inverters) đợc kết nối bên thông qua dãy chuyển mạch lập trình đợc (Programmable Switch arrays) Trong PLA đầu vào chuyển đổi logic đợc dẫn đến mảng Tổng quan FPGA AND (AND array) dây nối ngang Các dây nối dọc mảng AND đầu vào đến dãy AND gates AND gates nhận tín hiệu vào dây ngang dọc qua điểm nối AND array Nh vậy, AND gate bên trái nhận giá trị A C, AND gate bên phải nhận giá trị AB Các dây nối ngang chứa kết từ A đa vào OR array Chúng đợc nối với dây dọc mà đầu vào tới cột OR gate Tổng tích đợc tạo đầu Programmable Logic array Tính linh hoạt đợc tạo AND array OR array lập trình đợc thờng dùng đến, nhà thiết kế đa cấu trúc đơn giản Cấu trúc gọi PAL (Programmable array Logic) Các mảng OR đợc cố định AND gate OR gate, lập chơng trình để tạo thành sản phẩm mong muốn Thêm vào đó, đầu hồi tiếp PAL đề đầu vào AND array đợc sử dụng xây dựng chức logic Multilevel PALs PALs thích hợp cho logic tổ hợp Nhng dùng cho logic không cộng thêm Flip-Flops bên Khi Flip-Flops đợc ghép vào PAL mạch đợc gọi SPLD (Simple Programmable Logic Devices) Bộ dồn kênh (Multiplexer) đợc cộng với đầu để chọn Flip-Flops đầu tổ hợp AND gates, Output, Flip-Flops Multiplexer điều khiển đầu đợc hiểu nh macrocell Các model SPLD có dạng cấu trúc mạch lập trình đợc với nhiều phơng án mà tăng lợi ích chip PLA, PAL, SPLD đợc lắp đặt board mạch in PCB đợc nối linh kiện với có lỗi nhỏ xuất với board mạch PLD board đợc thay thiết bị lập trình lại đợc nh vấn đề Tổng quan FPGA dây nối bao quanh wire around Tuy nhiên, lỗi lớn đợc sửa cách thay bớc kiểu kết nối chip với Kết hợp vài SPLD vào IC đơn để tạo CPLD thực kiến trúc xen kẽ FPGA dựa khối xây dựng bảng tìm kiếm LUT Đây lai tạo cấu trúc mảng cổng PAL CPLD đạt đợc tốc độ cao nh PAL nhng có cấu trúc phức tạp FPGA đạt đợc mật độ tập trung cao nhng lập trình đợc có tốc độ cao Tổng quan FPGA Chơng 2: giới thiệu công ty Altera sản phẩm công ty 2.1.Tổng quan Ngày nay, với phát triển khoa học kỹ thuật, yêu cầu thiết đặt cho sản phẩm điện tử cần hoạt động với tốc độ nhanh hơn, với chi phí thấp sản phẩm loại trớc Để đáp ứng yêu cầu này, công ty Altera cung cấp giải pháp hoàn chỉnh để giúp ngời thiết kế thoả mãn đợc nhu cầu khách hàng Hệ thống đợc tích hợp chip lập trình đợc Altera Systemon-a-Programmable-ChipTM, bao gồm thiết bị logic lập trình đợc - programmable logic divices (PLDs), công cụ hỗ trợ phát triển tiềm trí tuệ intellectual property (IP) đ a giải pháp hoàn chỉnh để thực thiết kế Altera PLDs với tốc độ mật độ tích hợp cao, đợc đánh địa cụ thể, chí cho thiết kế khó khăn, phức tạp Để đảm bảo thời gian thiết kế đợc nhanh hợp lý hoá giai đoạn phát triển, Altera hỗ trợ phần mềm phát triển Với khả tích hợp lên đến hàng triệu cổng PLD, nên công nghệ vi điện tử thông minh đòi hỏi tất yếu ngày cao Để nâng cao hiệu suất, Altera đa hàng ngàn hàm chức sẵn có để thực nhiệm vụ lập trình thông thờng, cho phép ngời thiết kế tập trung vào thực hàm chức quan trọng, đặc trng thiết kế Các đặc điểm góp phần loại trừ tải trình thiết kế 2.2 Logic lập trình đợc Programmable & ASICs Các thiết bị logic lập trình đợc tiêu chuẩn, sử dụng mạch điện tích hợp (ICs) cấu hình đợc để thực hàm logic đáp ứng yêu cầu khách hàng Trong đầu năm 1980s, PLDs đơn giản đợc sử dụng để tích hợp thiết bị logic rời rạc việc thiết kế đợc thực việc sử dụng phơng trình Boolean Ngày nay, PLDs có mật độ tích hợp cao đợc sử dụng hệ thống tích hợp phân mức thờng đ- Tổng quan FPGA ợc sử dụng luân phiên mạch điện tích hợp cho ứng dụng cụ thể applications specific intergrated circuits (ASICs) sản phẩm tiêu chuẩn cho ứng dụng cụ thể applications specific standard products (ASSPs) Mỗi ASIC thiết kế theo nhu cầu khách hàng (custom designed) cho ứng dụng riêng biệt; ASSP thiết bị off the shelf, thực hàm cụ thể, riêng biệt Trong đó, chi phí PLD giảm xuống nhờ sản xuất theo số lợng lớn sử dụng công nghệ xâm lấn trình, Altera đa thiết bị có độ tích hợp, mật độ, chất lợng chi phí tơng tự nh tính chất tơng ứng giải pháp ASIC Các nhân tố này, đợc kết hợp với tính time to market tính linh động giải pháp chơng trình hoá, liên tục đợc điều khiển để tăng khả sử dụng PLDs có độ tích hợp cao vào việc phát triển sản xuất hệ thống điện tử Các cổng logic lập trình đợc chứa đựng tất mạch điện logic số cấu hình đợc ngời sử dụng cuối cùng, bao gồn PLD đơn giản, mật độ tích hợp thấp, thiết bị PAL/GAL 20 chân, dãy cổng logic lập trình theo trờng FPGAs, thiết bị logic phức hợp lập trình đợc CPLDs Các PLDs khác có dạng cấu trúc khác nhau, dung lợng nhớ khác nhau, đợc biến đổi theo cấu hình thiết bị Trong công nghiệp Altera PLDs thiết bị có tốc độ cao lớn Các thiết bị có mật độ tich hợp tốc độ đạt tới giá trị xấp xỉ tơng ứng mainstream AsiCs Trong đó, thiết bị giảm đợc chi phí, ràng buộc sản xuất qui mô lớn nguy tiềm ẩn gia nhập thị trờng ASIC Các PLDs đáp ứng đợc tính linh động cao, đặc biệt thay đổi thiết kế vào giai đoạn cuối Sự kết hợp tốc độ, tính linh hoạt, hạn chế rủi ro làm cho cổng logic lập trình đợc trở thành lựa chọn cho thiết kế ứng dụng điện tử ngày Hình biểu diễn mối quan hệ sản phẩm Altera với sản phẩm logic 10 Tổng quan FPGA có nguồn reload cần thiết để thay đổi chức thiết bị 3.2 Configurable Logic Block Khối cấu trúc CLBs tế bào logic (Logic Cell LC) Mỗi LC bao gồm đầu vào khối chức năng, carry logic, thành phần lu trữ Đầu khối chức LC điều khiển đầu CLB đầu vào D flip-flop Mỗi CLB chứa LCs, đợc tổ chức theo hai slice tơng tự nhau, hình sau biểu diễn slice đơn: Để bổ xung thêm LCs bản, CLBs chứa logic kết hợp khối chức với hàm cung cấp hay đầu vào Thông thờng, xác định số lợng cổng thiết bị, CLB đợc xem nh 4.5 LCs Look-Up Table Các khối chức đợc cấu tạo từ bảng tìm kiếm đầu vào (Luts) Để hoạt động nh khối chức năng, mõi LUT cần cung cấp 16x1 bit đồng 19 Tổng quan FPGA RAM Hơn nữa, hai LUT slice kết hợp lại để tạo 16x2 hay 32x1 bit đồng RAM, 16x1 bit qua cổng đồng RAM LUT cung cấp ghi dịch 16 bit để nâng cao tốc độ tách mode liệu Các mode đợc sử dụng để lu trữ liệu ứng dụng nh Digital Signal Processing Hình sau minh hoạ cấu trúc slice 3.3 Input/Output Block IOB bao gồm đầu vào đầu thực biến đổi lớn theo tiêu chuẩn tín hiệu I/O Các đầu vào tốc độ cao cung cấp trạng thái biến đổi nhớ giao diện bus 20 Tổng quan FPGA Ba ghi chức IOB thực nh flip-flop D ba trạng thái hay nh chốt nhạy mức Mỗi IOB có tín hiệu đồng hồ (CLK) cung cấp cho ba ghi, xung lựa chọn tín hiệu (Clock Enable CE) cho ghi Để CLK CE điều khiển tín hiệu, ba ghi có tín hiệu Set/Reset (SR) Đối với ghi, tín hiệu không phụ thuộc cấu hình, nh tín hiệu đồng Set, tín hiệu Reset, tín hiệu Preset hay tín hiệu Clear Thực pull-up pull-down điện trở, mạch điện weakkeeper tác động làm suy giảm tơng ứng Trớc đặt cấu hình, đầu không đợc liên quan đến cấu hình đợc bảo vệ trạng thái điện kháng cao Các điện trở pull-down mạch điện weak-keeper không tích cực, nhng đầu vào đặt pull-up 3.4 Ma trận định tuyến lập trình đợc Quãng đờng trễ dài giới hạn tốc độ thiết kế trờng hợp xấu Thông thờng, cấu trúc định tuyến phần mềm place and route đợc xác định trình xử lý đơn để hạn chế thời gian trễ nâng cao chất lợng hệ thống 21 Tổng quan FPGA 3.4.1 Local Routing Định tuyến theo vùng (Local Routing) cung cấp ba dạng kết nối nh sau: Kết nối bên dọc theo LuTs, flip-flops, General Routing Matrix (GRM) Đờng phản hồi bên CLB cung cấp tốc độ kết nối cao tới Luts CLB, thay đổi chúng đồng thời để rút ngắn trễ định tuyến Đờng trực tiếp cung cấp tốc độ kết nối cao adjacent CLBs, thực trễ GRM 3.6.1 General Purpose Routing 3.6.2 I/O Routing 3.6.3 Dedicated Routing 3.6.4 Global Routing 3.5 Clock Distribution Sự phân phối xung đồng hồ Các họ FPGA đặc trng có tốc độ cao, xung đồng hồ có độ dốc nhỏ, phân phối qua nguồn định tuyến global Mạng phân phối xung đồng hồ đặc trng đợc thể hình sau: 22 Tổng quan FPGA Bốn đệm Global đợc sử dụng, hai đợc đặt phía trọng tâm thiết bị, hai đợc đặt phía dới Các điều khiển bốn mạng global sơ cấp, nh điều khiến chân clock Bốn suy giảm xung đồng hồ, nằm kế cận bên mộ đệm global tơng ứng Đầu vào đệm global đợc lựa chọn số suy giảm phần định tuyến thông thờng 3.6 Block RAM Các họ fpga gần nâng cao dung lợng Block Ram Dung lợng khối nhớ tuỳ thuộc vào kích thớc thiết bị FPGA Mỗi tế bào block RAM, có tín hiệu đồng cổng đôi, không phụ thuộc tín hiệu điều khiển cho cổng Độ rộng liệu hai cổng cấu hình độc lập, cung cấp xây dựng chuyển đổi rộng bus 23 Tổng quan FPGA 24 Tổng quan FPGA Chơng iv Họ sản phẩm Altera FLEX 10K 4.1 Tổng quan Altera đa họ sau cho mục đích ứng dụng thông thờng PLDs: APEX 20K, FLEX 10K, FLEX 8000, FLEX 6000, MAX 9000, MAX 7000, MAX 5000, họ thiết bị ClassicTM Cấu trúc ma trận có thành phần logic linh hoạt (FLEX - Flexible Logic Element MatriX) sử dụng bảng tìm kiếm (LUTs look up tables) để thực hàm logic, đó, ma trận nhân mảng (MAX Multiple Array MatriX) cấu trúc Classic sử dụng cấu trúc lập trình đợc AND/OR Cấu trúc ma trận logic lập trình đợc tiên tiến (APEX) kết hợp LUTs yêu cầu sản phẩm Mỗi họ thiết bị cung cấp đặc trng riêng biệt nh tốc độ định, u điểm sử dụng cho ứng dụng riêng biệt Cấu trúc thiết bị Altera Họ thiết bị Cấu trúc Logic Cấu trúc kết nối Thiết bị cấu hình APEX 20K Cell Look up table bên Liên tục lại SRAM FLEX 10K FLEX 8000 FLEX 6000 MAX 9000 MAX 7000 MAX 5000 Classic product-term Look up table Look up table Look up table Product-term Product-term Product-term Product-term Liên tục Liên tục Liên tục Liên tục Liên tục Liên tục Liên tục SRAM SRAM SRAM EEPROM EEPROM EPROM EPROM Bảng sau biểu diễn chân I/O cổng cho họ thiết bị Các chân I/O & Các cổng họ thiết bị Altera Họ thiết bị Số chân sử dụng I/O APEX 20K 250 đến 780 25 Số cổng đặc trng 263000 đến 2670000 Tổng quan FPGA FLEX10K FLEX 8000 FLEX 6000 MAX 9000 MAX 7000 MAX 5000 Classic 59 đến 470 68 đến 208 71 đến 218 52 đến 216 36 đến 212 28 đến 100 22 đến 68 10000 đến 250000 2500 đến 16000 16000 đến 24000 10000 đến 12000 600 đến 10000 600đến 3750 300 đến 900 Hình sau biểu diễn cấu trúc thiết bị Altera minh hoạ giải pháp phát triển cấu trúc kết nối bên để trì chất lợng cao mật độ tích hợp cao thiết bị Tất họ thiết bị hãng Altera đợc chế tạo theo công nghệ CMOS Phơng thức hoạt động Altera tiếp tục hoàn thiện sản phẩm, sản xuất chúng theo trình công nghệ tiên tiến, nh sản phẩm tồn đa vào trình sản xuất thực tế Thông thờng cải tiến nhằm hạn chế chi phí sản xuất, tăng hiệu suất, sản phẩm có tốc độ cao hơn, có chi phí hợp lý 4.2 Họ FLEX 10K Trong trình thực tập, thời gian có hạn nên em xâu vào nghiên cứu họ sản phẩm FLEX 10K Hình sau minh hoạ thiết bị thuộc họ FLEX 10K 26 Tổng quan FPGA Họ thiết bị logic lập trình đợc FLEX 10K dựa cấu trúc SRAM giải pháp cải tiến thiết kế logic theo mảng cổng Đây cấu trúc cải tiến cấu trúc PLD cách kết hợp mảng logic mảng gắn thêm vào 27 Tổng quan FPGA Mảng logic chứa khối mảng logic (LABs), chúng bao gồm tám thành phần logic (LES) thực trao đổi thông tin qua cấu trúc kết nối bên cục Mỗi LE chứa bảng tìm kiếm (LUT) bốn đầu vào, ghi lập trình đợc với tín hiệu lựa chọn xung đồng hồ cục đợc chia thành phần để nhớ hàm chức tầng nối tiếp LE cho phép cấu trúc cổng đôi mà phù hợp với đầu trình tự đầu tổ hợp 28 Tổng quan FPGA Mảng gắn thêm vào có tính linh động, tính khả trình bao gồm khối mảng gắn thêm vào EAB (embedded array blocks) chứa RAM dung lợng Kbits (đối với FLEX 10KE Kbits) Bộ nhớ on-chip đòi hỏi chế tạo với mật độ tích hợp cao mảng gắn thêm vào FLEX 10K phù hợp với ROMs, FIFOs, đồng bộ, dị RAM cổng đôi Cấu hình linh hoạt chiều rộng chiều sâu EAB cho phép tốc độ không giới hạn Để tăng thêm hiệu quả, thực nhớ mảng gắn thêm vào không bị hạn chế dung lợng mảng logic 4.2.1 Cấu trúc định tuyến kết nối bên FastTrack Các mảng gắn thêm vào mảng logic thực trao đổi thông tin qua cấu trúc định tuyến kết nối bên FastTrack Mỗi hàng hay cột kết nối bên thực kết nối với phần tử I/O (IOEs), phần tử cung cấp tín hiệu I/O hai chiều nhanh, điều khiển lập trình tốc độ chậm, đa đầu tơng ứng với chân Cấu trúc kết nối bên liên tục cho phép đạt đợc chất lợng cao dự đoán thời gian cần thiết cho PCI 29 Tổng quan FPGA Kết nối bên FastTrack không kết nối EABs tới mảng logic, cho phép mảng gắn thêm vào đợc sử dụng nhiều nhớ on-chip Mảng gắn thêm vào thực hàm số học đặc biệt nh nhân, khối logic số học, có nhiều u điểm mảng logic truyền thống Vi xử lý, vi điều khiển, hàm DSP phức hợp lập trình đợc mảng gắn thêm vào FLEX 10K 4.2.2 RAM cổng đôi thiết bị FLEX 10KE Các thiết bị FLEX 10KE bớc phát triển cấu trúc gắn thêm vào FLEX 10K, EABs có RAM cổng đôi, 4K bits, cấu hình 16 bit linh hoạt tơng ứng với EAB Các cải tiến nâng cao tiêu kỹ thuật hiệu ứng dụng RAM cổng đôi, FIFOs, khối nhớ lớn Hình sau minh hoạ đầu vào đầu EAB cấu trúc RAM cổng đôi 30 Tổng quan FPGA 4.2.3 Mạch điện PLL thiết bị FLEX 10KE Altera cải tiến dung lợng I/O thiết bị FLEX 10KE cách bổ xung mạch điện vòng khoá pha (PLL) đặc tính lập trình trễ Mạch điện PLL thiết bị FLEX 10KE đảm bảo thiết kế có tốc độ cao Khi sử dụng đặc tính ClockLock, mạch điện PLL hạn chế trễ xung đồng hồ độ dốc xung đồng hồ thiết bị Trong thời gian giữ mức zero, tco tsu đợc loại bỏ khoảng ns cải tiến tiêu thiết kế 4.2.4 Lập trình thời gian trễ I/O thiết bị FLEX 10KE Thiết bị FLEX 10KE có đặc tính lập trình phần trễ với đệm trễ (delay buffer) mà tín hiệu qua hay không Bộ đệm trễ, nh hình vẽ, thực thời gian trễ yêu cầu cần thời gian mức tín hiệu zero Bộ trễ vòng qua không cần thiết để rút ngắn thời gian thiết lập 31 Tổng quan FPGA Altera cho phép sử dụng lập trình trễ tất thết bị 0.22-m FLEX 10KE 4.2.5 Hoạt động nhiều mức điện áp Mọi thiết bị FLEX 10K cho phép hoạt động theo chế độ MultiVolt I/O, nâng cao yêu cầu cho tơng thích với mức điện áp khác thiết bị Các thiết bị 5.0-V FLEX 10K làm việc trực tiếp với thiết bị 3.3-V 5.0-V Các thiết bị 3.3-V FLEX 10KA làm việc trực tiếp với thiết bị 2.5-V, 3.3-V 5.0-V Các thiết bị FLEX 10KE hoạt động điện áp cung cấp 2.5-V làm việc trực tiếp với thiết bị 5.0-V, 3.3V, 2.5-V 4.2.6 Cấu trúc thực Gate array Megafunction Các thiết kế logic mật độ tích hợp cao sử dụng megafunctions để tích hợp nhiều hàm chức đơn chip họ logic lập trình đợc FLEX 10K thiết bị thực đợc yêu cầu Ngời thiết kế thực megafunctions khác nh nhớ, logic số học, vi 32 Tổng quan FPGA xử lý/vi điều khiển, hàm DSP cách hiệu thiết bị FLEX 10K nh mảng gắn thêm vào Hơn nữa, thiết bị họ FLEX 10K cấu hình lại đợc mạch điện thông qua thiết bị tích hợp hay điều khiển thông minh (intelligent controller) Các thiết bị hỗ trợ hoạt động giao tiếp MultiVoltTMI/O, giao tiếp cho phép thiết bị làm cầu nối hệ thống có điện áp làm việc khác Điểm đặc biệt khác cấu trúc sử dụng vòng khoá pha (PLL) ClockLock TM ClockBoostTM, dẫn nội ba trạng thái - để đảm bảo chất lợng hiệu suất cần thiết cho hệ thống tích hợp theo mức Các đặc điểm giúp cho họ FLEX 10K trở thành lựa chọn cho ứng dụng mà trớc dành cho mảng cổng Các thiết bị 2.5-V, 0.25-m thực hiệu qua cổng họ FLEX 10K Điểm đặc biệt thết kế qua thiết bị ngoại vi kết nối bên (PCI) 3.3-V, thiết bị FLEX 10KE có tốc độ trung bình nhanh từ 20% đến 30% so với thiết bị 3.3V, 0.35m FLEX 10KA Các thiết bị FLEX 10KE có dải mật độ tích kép RAM nâng cao mật độ tích hợp từ 30000 đến 200000 cổng 33 [...]... trờng FPGA 16 Tổng quan về FPGA 3.1 Tổng quan về FPGAs fpgas là các chip, đợc lập trình bởi khách hàng để thực hiện các chức năng mong muốn Các chip có thể đợc lập trình: Một lần: sử dụng công nghệ antifuse, nh các thiết bị của Quicklogic Một vài lần: sử dụng công nghệ Flash, nh các thiết bị của hãng Actel Nhiều lần: sử dụng công nghệ SRAM, nh các thiết bị của hãng Actel, Altera, Xilinx Mỗi công. .. triển Altera cung cấp phần mềm phát triển logic lập trình đợc trong công nghiệp có tốc độ cao, hiệu quả, và tính linh động cao Công cụ Altera Quartus và MAX+PLUS II cung cấp rất nhiều các giao tiếp đồ họa dễ sử dụng Cả hai công cụ trên đều đa ra các giao tiếp theo chuẩn công cụ 11 Tổng quan về FPGA công nghiệp EDA, điều này cho phép công cụ Altera Quartus và MAX+PLUS II dễ dàng tích hợp với môi trờng... mềm Quartus cho phép tích hợp chặt chẽ giữa phần mềm Quartus và các công cụ thiết kế khác Các công cụ khác cũng có thể liên hệ trực tiếp tới công cụ Quartus để biên tập các thiết kế, hay công cụ Quartus có thể tơng tác với các công cụ khác trong việc mô phỏng tổng hợp 2.4 Đánh giá các hàm chức năng của thiết kế Altera 14 Tổng quan về FPGA Với các PLD có mật độ tích hợp lên đến 250000 cổng, cho phép thực... đó, các kỹ s Altera đợc phân công để trình bày các giải pháp sắc bén có thể thực hiện trong môi trờng thiết phần mềm, từ đó có thể đa ra giải pháp tốt nhất cho dự án 2.3.3 Công cụ phát triển MAX+PLUS II 12 Tổng quan về FPGA Các thiết bị của Altera có chất lợng và mật độ tích hợp cao nhờ sử dụng các quá trình công nghệ tiên tiến, cải tiến cấu trúc logic và hoàn thiện các công cụ thiết kế Hệ thống phát... thiết kế - đợc mở rộng thực hiện với họ các công cụ thiết kế, các công cụ có ngôn ngữ bậc cao tơng tác theo lợc đồ hay định dạng theo yêu cầu của mục đích kiến trúc 13 Tổng quan về FPGA Kiến thức cấu trúc rộng rãi đợc xây dựng với các công cụ phát triển Altera, đợc tối thiểu hoá mục đích cho ngời thiết kế để họ có thể thực hiện các thiết kế bằng tay Các công cụ này cũng cho phép ngời thiết kế hoàn... trong một ngày 2.3.4 Công cụ hỗ trợ Multi-Platforms & EDA Altera đợc uỷ quyền để cung cấp môi trờng phát triển logic gần gũi nh thiết kế mạch điện Phần mềm Quartus và MAX+PLUS II cung cấp các giao diện từ sự biến đổi lớn công cụ EDA của các công ty nh Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Synplicity, và Viewlogic Phầm mềm MAX+PLUS II chia sẻ các thông tin với các công cụ EDA tơng ứng... làm cho phần mềm MAX+PLUS II nền tảng độc lập trong công nghiệp, có cấu trúc không phụ thuộc môi trờng thiết kế logic lập trình đợc Hợp tác giữa Altera Commitment và Cooperative Engineering Solutions (ACCESS), trong đó, Altera tạo ra công cụ hỗ trợ hàng đầu EDA, đảm bảo giao tiếp mềm dẻo giữa các công cụ Altera EDA, hỗ trợ các thiết bị Altera nhờ các công cụ này Đặc tính NatiiveLink của phần mềm Quartus... Sram fpgas - Đây là công nghệ tiên tiến nhất hiện nay - Không giới hạn số lần lập trình lại - Cần một mạch điện để load cấu hình vào trong chip dãy cổng logic có thể lập trình theo trờng sau khi nguồn đợc bật lên - Việc cấu hình lại rất nhanh, một số thiết bị cho phép thay đổi cấu hình trong khi hoạt động - Cho phép những ứng dụng mới nh máy regonfigurable computing 17 Tổng quan về FPGA Có nhiều họ fpgas... 3.6 Block RAM Các họ fpga gần đây đã nâng cao dung lợng của Block Ram Dung lợng của khối nhớ này tuỳ thuộc vào kích thớc của thiết bị FPGA Mỗi tế bào block RAM, có các tín hiệu đồng bộ của các cổng đôi, không phụ thuộc tín hiệu điều khiển cho mỗi cổng Độ rộng dữ liệu của hai cổng có thể cấu hình độc lập, cung cấp xây dựng chuyển đổi bộ rộng bus 23 Tổng quan về FPGA 24 Tổng quan về FPGA Chơng iv Họ sản...Tổng quan về FPGA Các sản phẩm logic CPLDs và FPGAs có các cấu trúc kết nối bên trong khác nhau Cấu trúc kết nối bên trong theo đoạn của Fpgas sử dụng việc kết hợp nhiều đờng kim loại bằng cách thay đổi độ dài, đợc kết hợp bởi các transistor hay các anti-fuse để kết nối các tế