Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM

BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH LUẬN VĂN THẠC SĨ ĐÀO ÁI QUỐC KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ TRONG VI MẠCH SỐ DÙNG CÔNG NGHỆ 45NM NGÀNH:KỸ THUẬT ĐIỆN TỬ-60520203 S K C0 Tp Hồ Chí Minh, tháng 9/2015 BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT THÀNH PHỐ HỒ CHÍ MINH LUẬN VĂN THẠC SĨ ĐÀO ÁI QUỐC KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ TRONG VI MẠCH SỐ DÙNG CÔNG NGHỆ 45NM NGÀNH: KỸ THUẬT ĐIỆN TỬ-60520203 Hướng dẫn khoa học: TS VÕ MINH HUÂN Tp Hồ Chí Minh, tháng 09/2015 LÝ LỊCH KHOA HỌC I LÝ LỊCH SƠ LƢỢC: Họ & tên: Đào Ái Quốc Giới tính: Nữ Ngày, tháng, năm sinh: 23/06/1990 Nơi sinh: Đồng Nai Quê quán: Bà Rịa Vũng Tàu Dân tộc: Kinh Địa liên lạc: 33/1/3 Đặng Văn Bi, Khu phố 6, Phƣờng Trƣờng Thọ, Quận Thủ Đức, TP.HCM E-mail: aiquocvt@gmail.com II QUÁ TRÌNH ĐÀO TẠO: Hệ đào tạo: Đại học quy Thời gian đào tạo từ 08/2008 đến 12/2012 Nơi học (trƣờng, thành phố): Đại Học Sƣ Phạm Kỹ Thuật TP.HCM Ngành học: Công nghệ điện tử viễn thông Tên đồ án, luận án môn thi tốt nghiệp: “XÂY DỰNG HỆ THỐNG AN NINH BẰNG PHƢƠNG PHÁP NHẬN DẠNG KHUÔN MẶT” Ngày & nơi bảo vệ đồ án, luận án thi tốt nghiệp: 08/2012 Đại Học Sƣ Phạm Kỹ Thuật TP.HCM Ngƣời hƣớng dẫn: Th.S Nguyễn Ngô Lâm III QUÁ TRÌNH CÔNG TÁC CHUYÊN MÔN KỂ TỪ KHI TỐT NGHIỆP ĐẠI HỌC: Thời gian 12/2012 đến 08/2013 Nơi công tác Công việc đảm nhiệm Công Ty TNHH Boeim Tech Việt Nam i Kỹ sƣ LỜI CAM ĐOAN Tôi cam đoan công trình nghiên cứu Các số liệu, kết nêu luận văn trung thực chƣa đƣợc công bố công trình khác Tp Hồ Chí Minh, ngày 18 tháng 09 năm 2015 Học viên Đào Ái Quốc ii LỜI CẢM ƠN Đề tài luận văn hoàn thành thời gian quy định đạt đƣợc kết nhƣ mong đợi Để đạt đƣợc kết này, xin gửi lời cảm ơn chân thành đến thầy hƣớng dẫn, thầy Võ Minh Huân Thầy tận tình giúp đỡ trình nghiên cứu hoàn thành đề tài Bên cạnh đó, xin gửi lời cảm ơn đến bạn học viên giúp đỡ, góp ý cho trình nghiên cứu TP HCM, Ngày 18tháng 09 năm 2015 Học viên Đào Ái Quốc iii TÓM TẮT Kỹ thuật giảm công suất dòng rò mạch vấn đề quan tâm đa số nghiên cứu Rò rỉ cao mạch CMOS điện áp ngƣỡng thấp ảnh hƣởng nghiêm trọng đến việc tiêu thụ lƣợng.Công nghệ Power Gating đƣợc sử dụng để thiết kế mạch tiêu thụ lƣợng thấp Kỹ thuật Power Gating kỹ thuật phát triển để giảm dòng rò chế độ ngủ cách tắt PMOS NMOS đƣợc cấu hình với điện áp ngƣỡng cao Trong luận văn này, ngƣời thực sử dụng kỹ thuật Dual-Switch Power Gating (DSPG)áp dụng mạch cộng 32-bit Carry Look Ahead Bằng cách sử dụng kỹ thuật DSPG này, mạch cộng 32-bit đạt đƣợc mức tiêu thụ lƣợng thấp bảo toàn liệu chế độ ngủ Ngƣời thực thiết kế so sánh kỹ thuật DSPG với kỹ thuật Power Gating thông thƣờng (CPG), Power Gating tái sử dụng điện tích (CRPG), sử dụng cộng nghệ 45 nm.Với kỹ thuật DSPG, mạch cộng 32-bit giảm đƣợc công suất tiêu thụnăng lƣợng rò rỉ lên 26% thời gian ngủ ngắn 33,63% thời gian ngủ dài so với CRPG, giảm đến 66% thời gian ngủ ngắn 53,77% thời gian ngủ dài so với mạch CPG.Các mạch Benchmark C432, C499, C880 đƣợc áp dụng để so sánh phân tích Kết mô cho thấy kỹ thuật DSPG có hiệu việc thiết kế mạch ứng dụng công suất thấp Từ khóa: Power Gating, công suất thấp, dòng rò, CMOS iv ABSTRACT Circuit techniques reducing leakage power in circuits is a matter of concern of the majority of the current study High leakage in low Vth CMOS circuits severely affects consumption of energy Power gating technology has been used to design the low power consumption circuits Power Gating is a technique developed to reduce the leakage current when the circuit sleep mode by turning off the PMOS or NMOS is configured with high threshold voltage In this thesis, the person usesDual-Switch Power Gating (DSPG) technique to apply 32-bit Carry Look Ahead (CLA) Adder By using this DSPG technique, the 32-bit CLA adder achieve low power consumption and still preserve data in sleep mode The person designed and compared the 32-bit CLA circuit in retention mode of the conventional Power Gating (CPG), charge recycling Power Gating (CRPG), DSPG in term of the power consumption using the 45 nm Predictive Technology Model With DSPG technique, the 32-bit CLA adder can reduce the standby leakage power consumption up to 26% in short sleep time and 33,63% in long sleep time compared to CRPG, and up to 66% in short sleep time and 53,77% in long sleep time compared to the CPG.The Benchmark circuits such as C432, C499, C880 are also applied to analyze and compare in term of power consumption The comparison results based on the Benchmark circuits show that DSPG technique is very effective in low power applications Keywords: Power gating, low power, leakage current, CMOS v MỤC LỤC Trang LÝ LỊCH KHOA HỌC i LỜI CAM ĐOAN ii LỜI CẢM ƠN iii TÓM TẮT iv ABSTRACT v MỤC LỤC vi LIỆT KÊ HÌNH ix LIỆT KÊ BẢNG xi LIỆT KÊ CÁC TỪ VIẾT TẮT xii CHƢƠNG TỔNG QUAN .1 1.1Tổng quan lĩnh vực nghiên cứu 1.2Các kết nghiên cứu nƣớc 1.3Mục đích đề tài 1.4Nhiệm vụ đề tài giới hạn đề tài 1.4.1Nhiệm vụ đề tài 1.4.2Giới hạn đề tài 1.5Phƣơng pháp nghiên cứu CHƢƠNG CƠ SỞ LÝ THUYẾT 2.1Transistor MOSFET .4 2.1.1 Cấu tạo MOSFET 2.1.2 Nguyên lý hoạt động MOSFET 2.2 Mạch cộng 32 bit (32 bit Carry Look Ahead Adder_CLA 32 bit) .7 2.3 Mạch Benchmark vi 2.3.1 Benchmark C432 2.3.2 Benchmark C499 10 2.3.3 Benchmark C880 10 2.4 Công suất tiêu thụ transistor CMOS .11 2.4.1 Dòng rò tiếp giáp (IREV) 13 2.4.2 Dòng rò kênh đƣợc gây cổng (IGIDL) .13 2.4.3 Dòng rò đƣờng hầm đến cổng (Gate Direct Tunneling Leakage (IG)) 14 2.4.4 Dòng rò dƣới ngƣỡng (ISUB) .14 2.5 Công nghệ Low Power 14 2.5.1 Khái niệm 14 2.5.2 Tại phải sử dụng Low power .14 2.5.3 Các công nghệ Low power .15 2.6 Công nghệ Power-gating .16 2.6.1 Tổng quan 16 2.6.2 Các thông số .16 2.7 Công nghệ 45 nm 17 CHƢƠNG 19 KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ TRONG VI MẠCH SỐ DÙNG CÔNG NGHỆ 45 nm 19 3.1 Power Gating NMOS đơn 20 3.2 Kỹ thuật CPG với chế độ giữ 21 3.3 Kỹ thuật CRPG với chế độ giữ 22 3.4 Kỹ thuật Dual-Switch Power Gating 24 CHƢƠNG 26 KẾT QUẢ MÔ PHỎNG 26 4.1 Kết mô áp dụng mạch cộng 32 bit .26 4.2 Kết mô áp dụng mạch Benchmark .44 vii CHƢƠNG 48 KẾT LUẬN VÀ HƢỚNG PHÁT TRIỂN 48 TÀI LIỆU THAM KHẢO 50 PHỤ LỤC 52 Paper 01: Ai-Quoc Dao, Minh-Huan Vo, “A novel charge recycling technique for saving leakage power in low Vth CMOS circuits”, International Conference on Green Technology and sustainable development, pp.482-485, Oct.2014 Paper 02: Minh-Huan Vo, Ai-Quoc Dao, “Dual Recycled Charge for Saving Leakage Power in Carry Look-Ahead Adder for Low Power Applications”, the 6th International Conference on Integrated Circuits, Design and Verification, IEICE, pp.160-165, Aug.2015 Paper 03: Minh-Huan Vo, Ai-Quoc Dao, “Dual-switch power gating technique with small energy loss, short crossover time, and fast wake-up time for fine-grain leakage controlled VLSIs”, the 2015 International Conference on Advanced Technologies for Communications, IEEE,pp.264-269, Oct.2015 viii LIỆT KÊ HÌNH Trang Hình 2.1:Cấu tạo MOSFET có sẵn kênh loại P Hình 2.2:Sơ đồ nguyên lý MOSFET Hình 2.3:Sơ đồ khối mạch công 32 bit .8 Hình 2.4:Sơ đồ khối mạch Benchmark C432 Hình 2.5:Sơ đồ khối mạch Benchmark C499 10 Hình 2.6:Sơ đồ khối mạch Benchmark C880 10 Hình 2.7:Các thành phần công suất tiêu thụ transistor 11 Hình 2.8:Xu hƣớng tiêu thụ công suất động rò tổng chip theo ITRS 12 Hình 2.9:Các thành phần dòng rò transistor NMOS .13 Hình 2.10:Quá trình phát triển công nghệ Low power 15 Hình 3.1:Sơ đồ khối mô mạch 19 Hình 3.2:Power Gating NMOS đơn 21 Hình 3.3:Kỹ thuật Convensional Power Gating .22 Hình 3.4:Kỹ thuật Charge Recycling Power Gating 23 Hình 3.5:Kỹ thuật Dual-Switch Power Gating 24 Hình 4.1:So sánh độ trễ ba mạch sử dụng kỹ thuật CPG, CRPG DSPG .28 Hình 4.2:Mạch sử dụng kỹ thuật CPG Candence .29 Hình 4.3:Các tín dạng sóng mạch sử dụng kỹ thuật CPG Cadence29 Hình 4.4:Mạch sử dụng kỹ thuật CRPG Candence 31 Hình 4.5:Các tín dạng sóng mạch sử dụng kỹ thuật CRPG Cadence.31 Hình 4.6:Mạch sử dụng kỹ thuật DSPG Candence 32 Hình 4.7:Các tín dạng sóng mạch sử dụng kỹ thuật DSPG Cadence .32 Hình 4.8:Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 270C với công nghệ 45 nm 34 ix Hình 4.9:Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 750C với công nghệ 45 nm 35 Hình 4.10:Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 270C với công nghệ 32 nm 38 Hình 4.11:Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 750C với công nghệ 32 nm 39 Hình 4.12:Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 270C với công nghệ 22 nm 40 Hình 4.13:Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 750C với công nghệ 22 nm 41 Hình 4.14:Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 270C với công nghệ 16 nm 42 Hình 4.15:Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 750C với công nghệ 16 nm 43 Hình 4.16:Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 270C với công nghệ 45 nm áp dụng mạch Benchmark C432 45 Hình 4.17:Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG tại270C với công nghệ 45 nm áp dụng mạch Benchmark C499 46 Hình 4.18:Công suất tiêu thụ mạch sử dụng kỹ thuật CPG, CRPG DSPG 270C với công nghệ 45 nm áp dụng mạch Benchmark C880 46 x LIỆT KÊ BẢNG Trang Bảng 4.1: Bảng kết so sánh độ trễ kỹ thuật CPG, CRPG DSPG thay đổi kích thƣớc cổng công tắc NMOS 27 Bảng 4.2: Bảng kết công suất tiêu thụ P1, P2 P3 thời gian ngủ nhiệt độ 270C 34 Bảng 4.3: Bảng kết công suất tiêu thụ P1, P2 P3 thời gian ngủ nhiệt độ 750C 35 Bảng 4.4: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với mạch CPG CRPG 27oC, 45 nm PTM 36 Bảng 4.5: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với mạch CPG CRPG 75oC, 45 nm PTM 37 Bảng 4.6: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với mạch CPG CRPG 27oC, 32 nm PTM 39 Bảng 4.7: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với mạch CPG CRPG 75oC, 32 nm PTM 40 Bảng 4.8: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với CPG CRPG 27oC, 22 nm PTM 41 Bảng 4.9: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với mạch CPG CRPG 75oC, 22 nm PTM 41 Bảng 4.10: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với CPG CRPG 27oC, 16 nm PTM 43 Bảng 4.11: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với CPG CRPG 75oC, 16 nm PTM 44 Bảng 4.12: Bảng so sánh kích thƣớc mạch sử dụng kỹ thuật Power Gating đƣợc mô 45 Bảng 4.13: Bảng so sánh kết mạch sử dụng kỹ thuật DSPG với CPG CRPG 27oC, 45 nm áp dụng mạch Benchmark 46 xi LIỆT KÊ CÁC TỪ VIẾT TẮT ALU Arithmetic logic unit CLA Carry Look Ahead CMOS Complementary Metal-Oxide Semiconductor CPG Conventional Power Gating CRPG Charge recycling Power Gating CPU Central Processing Unit DSP Digital Signal Processing DSPG Dual-Switch Power Gating MOS Metal-Oxide Semiconductor MOSFET Metal-Oxide Semiconductor Field-Effect Transistor IC Integrated Circuit ITRS International Technology Roadmap for Semiconductors GIDL Gate Induced Drain Leakage PG Power Gating PTM Predictive Technology Model VGND Virtual Power/ Virtual Ground VRC Virtual Power/Ground rails Clamp xii Chƣơng 1: Tổng quan CHƢƠNG TỔNG QUAN 1.1 Tổng quan lĩnh vực nghiên cứu Công suất tiêu thụ ba yếu tố định đến hiệu thiết kế vi mạch bên cạnh hai yếu tố khác chi phí tốc độ chip Các công nghệ micrometer, nhà nghiên cứu không quan tâm tới công suất rò tiêu thụ đóng góp lƣợng nhỏ tới tổng công suất tiêu thụ Tuy nhiên, kích thƣớc transistor nhỏ lại mật độ transistor tăng lên, làm trở thành yếu tố đáng kể ảnh hƣởng tới tổng công suất tiêu thụ vi mạch Khi kích thƣớc transistor giảm nhiều hơn, dòng rò trở nên nghiêm trọng Dòng rò ảnh hƣởng trực tiếp tới tổng công suất tiêu thụ vi mạch Đặc biệt, dòng rò trở nên nghiêm trọng thiết bị di động thiết bị cầm tay, thời gian sống pin đƣợc xác định tổng số dòng rò suốt thời gian OFF Power Gating kỹ thuật đƣợc phát triển để giảm dòng rò mạch chế độ Sleep cách tắt PMOS NMOS đƣợc cấu hình với điện áp ngƣỡng cao Rò rỉ cao vi mạch số ảnh hƣởng nghiêm trọng đến mạch CMOS, làm tiêu tốn nhiều lƣợng Dòng rò trở thành yếu tố quan trọng thiết kế Low Power 1.2 Các kết nghiên cứu nƣớc Các kỹ thuật Power Gating đƣợc nghiên cứu xuất từ nhiều năm qua giới [1-5] Ehsan Pakbaznia,Farzan Fallah Massoud Pedram [3] sử dụng khái niệm Charge recycling mạch MTCMOS, tiết kiệm lƣợng chuyển đổi chế độ với công nghệ 90 nm Suhwan Kim1, Stephen V Kosonocky, Daniel R Knebel, Kevin Stawiasz[6] giới thiệu phƣơng án mạch kẹp điện áp nguồn ảo Chƣơng 1: Tổng quan mạch kẹp điện áp đất ảo (VRC) nhằmgiới hạn dòng điện cách nuôi GND trạng thái tín hiệu ngủ Họ cắt giảm đƣợc dòng rò đệm ngủ tái điện tích nút tín hiệu ngủ Giữa phƣơng pháp xuất bản, kỹ thuật Power Gating xuất chia làm ba loại khác Đầu tiên CPG [1], dùng NMOS để điều khiển điện áp Virtual VSS Kỹ thuật thứ hai CRPG [3,4], Virtual VDD Virtual VSS chia sẻ điện tích thời điểm Wake-up Sleepin, lƣợng chuyển mạch giảm nhiều Phƣơng pháp đề xuất, DSPG kỹ thuật thứ ba, sử dụng PMOS NMOS để điều khiển điện áp Virtual VDD Virtual VSS Hiện đề tài nƣớc chƣa nghiên cứu chuyên sâu lĩnh vực vi mạch Đặc biệt, công suất tiêu thụ đƣợc nghiên cứu trƣờng đại học trung tâm nghiên cứu vi mạch Giảm công suất dòng rò vi mạnh ngày trở nên nghiêm trọng đóng góp vào tổng công suất vi mạch Ở công kích thƣớc transistor giảm xuống công nghệ sub-micro, lƣợng tiêu thụ cho vi mạch không hoạt động có đóng góp phần so sánh đƣợc với thành phần công suất động 1.3 Mục đích đề tài Bằng việc đề xuất kỹ thuật triệt tiêu dòng rò mới, ngƣời thực thiết kế mạch tiêu thụ công suất thấp dùng kỹ thuật CRPG DSPG để hạn chế dòng rò Các kỹ thuật đề xuất, đƣợc mô phần mềm thiết kế vi mạch Cadence để so sánh với kỹ thuật đƣợc xuất trƣớc Từ đó, kỹ thuật DSPG trở thành phƣơng pháp bật việc giúp giảm điện tiêu thụ mạch thời gian ngủ (Sleep), giúp tiết kiệm lƣợng chi phí cho ngƣời sử dụng Chƣơng 1: Tổng quan 1.4 Nhiệm vụ đề tài giới hạn đề tài 1.4.1 Nhiệm vụ đề tài - Cài đặt nghiên cứu sử dụng phần mềm thiết kế vi mạch Cadence Redhat - Tìm hiểu nguyên nhân dòng rò sinh vi mạch - Tìm hiểu kỹ thuật Power Gating xuất trƣớc - Tìm hiểu công nghệ sub-micrometer ảnh hƣởng tới dòng rò - Mô mạch sử dụng kỹ thuật giảm dòng rò DSPG - Đƣa đánh giá so sánh kỹ thuật giảm dòng rò xuất kỹ thuật 1.4.2 Giới hạn đề tài Đề tài tập trung vào thiết kế mô kỹ thuật giảm công suất rò mạch cộng 32 bit sử dụng phần mềm Cadence, thi công thực tế chi phí lớn 1.5 Phƣơng pháp nghiên cứu - Nghiên cứu tài liệu CMOS, phần mềm mô thiết kế mạch Cadence - Phân tích phƣơng pháp sử dụng kỹ thuật Power Gating - Thiết kế mạch cộng 32 bit Thiết kế kỹ thuật Power Gating bao gồm CPG, CRCP, DSPG áp dụng cho mạch cộng 32 bit nhằm triệt tiêu dòng rò, tiết kiệm công suất tiêu thụ thời gian ngủ - So sánh kết thu đƣợc từ việc mô mạch sử dụng kỹ thuật Power Gating,từ đề xuất kỹ thuật tối ƣu vấn đề giảm công suất rò Chƣơng 2: Cơ sở lý thuyết CHƢƠNG CƠ SỞ LÝ THUYẾT Trong đề tài này, ngƣời thực thiết kế mạch giảm công suất rò áp dụng mạch cộng 32 bit Trong chƣơng sở lý thuyết, ngƣời thực trình bày kiến thức liên quan đến transistor MOSFET, mạch cộng 32 bit, công suất rò công nghệ giảm công suất rò nhằm làm sở thiết kế theo yêu cầu đề tài đặt 2.1 Transistor MOSFET Công nghệ MOS (Metal Oxide Semiconductor-kim loại oxit bán dẫn) có tên gọi xuất xứ từ cấu trúc MOS điện cực nằm lớp oxit cách nhiệt, dƣới lớp oxit đế bán dẫn Transitor công nghệ MOS transistor hiệu ứng trƣờng, gọi MOSFET (Metal oxide silicon field effect transistor) Ƣu điểm MOSFET dễ chế tạo, phí tổn thấp, cỡ nhỏ, tiêu hao điện Thiết bị MOS chiếm diện tích chip so với BJT Thông thƣờng, MOSFET cần 1mm2 diện tích chip, BJT đòi hỏi khoảng 50mm2 IC MOS đƣợc dùng nhiều vi mạch tích hợp, đặc biệt thích hợp cho IC phức tạp nhƣ chíp vi xử lý, chíp nhớ Mạch số dùng MOSFET đƣợc chia thành ba nhóm: - PMOS dùng MOSFET kênh P - NMOS dùng MOSFET kênh N - CMOS (MOS bù) dùng hai thiết bị kênh P kênh N Các IC số PMOS NMOS có mật độ đóng gói lớn (nhiều transistor chip hơn) kinh tế CMOS NMOS có mật độ đóng gói gần gấp đôi PMOS Ngoài NMOS nhanh gần gấp hai lần PMOS, hạt tải dòng NMOS điện tử tự hạt tải dòng PMOS lỗ trống (điện tích Chƣơng 2: Cơ sở lý thuyết dƣơng chuyển động chậm hơn) CMOS có mật độ đóng gói thấp họ MOS nhƣng CMOS có tốc độ cao công suất tiêu thụ thấp so với PMOS NMOS IC NMOS CMOS đƣợc sử dụng rộng rãi lĩnh vực kỹ thuật số Transistor MOSFET đƣợc chia làm hai loại transistor MOSFET có kênh sẵn transistor MOSFET kênh cảm ứng Trong loại MOSFET lại có hai loại kênh dẫn loại P kênh loại N 2.1.1 Cấu tạocủa MOSFET S G D Kim loại P P SiO Si(N) Tiếp xúc P-N Đế Kênh P Hình 2.1: Cấu tạo MOSFET có sẵn kênh loại P Trong hình 2.1, G (Gate) gọi cực cổng, S (Source) gọi cực nguồn, D (Drain) gọi cực máng Trong đó, G cực điều khiển đƣợc cách ly hoàn toàn với cấu trúc bán dẫn lại lớp điện môi mỏng nhƣng có độ cách điện cực lớn dioxit-silic (SiO2) Cực máng cực đón hạt mang điện MOSFET kênh P có hai miếng bán dẫn loại P đặt bán dẫn loại N Ngƣợc lại, MOSFET kênh N có hai miếng bán dẫn loại N đặt bán dẫn loại P 2.1.2 Nguyên lý hoạt động MOSFET Hình 2.2 mô tả sơ đồ nguyên lý hoạt động MOSFET Hình 2.2a sơ đồ nguyên lý hoạt động MOSFET kênh P, hình 2.2b sơ đồ nguyên lý hoạt động MOSFET kênh N Nguyên lý hoạt động hai loại transistor kênh P kênh Chƣơng 2: Cơ sở lý thuyết N giống có cực tính nguồn điện cung cấp cho chân cực trái dấu UGS + S G UGS + - D P P S G N Si(N) D N Si(P) - + UDS + UDS (a) (b) Hình 2.2: Sơ đồ nguyên lý MOSFET MOSFET kênh P; (b) MOSFET kênh N Khi transistor hoạt động, thông thƣờng cực nguồn S đƣợc nối với đế nối đất nên US Các điện áp đặt vào chân cực cổng G cực máng D so với chân cực S Nguyên tắc cung cấp nguồn điện cho chân cực cho hạt dẫn đa số chạy từ cực nguồn S cực máng D để tạo nên dòng điện ID mạch cực máng Điện áp đặt cực cổng có chiều cho MOSFET làm việc chế độ giàu hạt dẫn chế độ nghèo hạt dẫn - Nếu UGS< 0, nhiều lỗ trống đƣợc hút kênh làm nồng độ hạt dẫn điện kênh tăng lên, độ dẫn điện kênh tăng dòng điện chạy kênh ID tăng lên Chế độ làm việc gọi chế độ giàu hạt dẫn - Nếu UGS> 0, lỗ trống bị đẩy xa kênh, làm mật độ hạt dẫn điện kênh giảm xuống, độ dẫn điện kênh giảm dòng điện chạy qua kênh ID giảm xuống Chế độ gọi chế độ nghèo hạt dẫn Chƣơng 2: Cơ sở lý thuyết 2.2 Mạch cộng 32 bit (32 bit Carry Look Ahead Adder_CLA 32 bit) Mạch cộng (CLA) mạch đơn giản vi mạch số CLA có tốc độ hiệu suất caothƣờng đƣợc sử dụng mạch kỹ thuật số Trong xử lý CPU bao gồm cộng, trừ, nhân, chia so sánh, sử dụng đơn vị cộng nhƣ thành phần Hầu hết xử lý DSP hệ thống nhúng sử dụng cộng cấu ALU để thiết kế đƣờng dẫn liệu chip IC Trung bình, có 60% hoạt động diễn tác vụ sử dụng cộng [8] Trong đề tài này, ngƣời thực áp dụng phƣơng pháp tái sử dụng điện tích Power Gating mạch cộng 32 bit (CLA 32 bit), từ hƣớng đến xây dựng mạch cộng 32 bit sử dùng kỹ thuật Dual-Power Gating để tiết kiệm đƣợc công suất tiêu thụ Mạch cộng 32 bit đƣợc sử dụng rộng rãi lõi IP khác nhƣ CPU, nhân, DSP…Mạch CLA 32 bit có độ trễ giảm đáng kể, cải thiện tốc độ cách giảm số lƣợng thời gian cần thiết để xác định bit carry Trong luận văn này, mạch cộng 32 bit mà ngƣời thực dùng để áp dụng kỹ thuật Power Gating có diện tích 832 µ Trong bao gồm 224 cổng Nand, 160 cổng Not, 32 cổng And 32 cổng Or Hình 2.3 sơ đồ khối mạch cộng 32 bit đƣợc sử dụng đề tài bao gồm bốn giai đoạn Hai tín hiệu A B với tín hiệu carry-in tín hiệu ngõ vào mạch CLA32 bit Giá trị cờ nhớ vị trí bit thứ i đƣợc phân biệt thành hai phần: + Giá trị nhớ đƣợc tạo phép cộng cặp bit thứ i, Ai + Bi + Giá trị nhớ đƣợc tạo từ cặp bit trƣớc đƣợc đƣa đến vị trí thứ i Ta có: Gi = AiBi (2.1) Pi = Ai + Bi (2.2) Ci+1 = Gi + PiCi (2.3) S K L 0 [...]... Bằng vi c đề xuất các kỹ thuật triệt tiêu dòng rò mới, ngƣời thực hiện thiết kế các mạch tiêu thụ công suất thấp dùng kỹ thuật CRPG và DSPG để hạn chế dòng rò này Các kỹ thuật đề xuất, đƣợc mô phỏng trên phần mềm thiết kế vi mạch Cadence để so sánh với các kỹ thuật đƣợc xuất bản trƣớc đó Từ đó, kỹ thuật DSPG có thể trở thành một phƣơng pháp nổi bật trong vi c giúp giảm điện năng tiêu thụ của mạch trong. .. bit nhằm triệt tiêu dòng rò, tiết kiệm công suất tiêu thụ trong thời gian ngủ - So sánh các kết quả thu đƣợc từ vi c mô phỏng các mạch sử dụng kỹ thuật Power Gating,từ đó đề xuất kỹ thuật tối ƣu trong vấn đề giảm công suất rò 3 Chƣơng 2: Cơ sở lý thuyết CHƢƠNG 2 CƠ SỞ LÝ THUYẾT Trong đề tài này, ngƣời thực hiện đã thiết kế mạch giảm công suất rò áp dụng trên mạch cộng 32 bit Trong chƣơng cơ sở lý thuyết,... với công nghệ 45 nm 34 ix Hình 4.9 :Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 45 nm 35 Hình 4.10 :Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 32 nm 38 Hình 4.11 :Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 32 nm 39 Hình 4.12 :Công suất. .. suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 22 nm 40 Hình 4.13 :Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 750C với công nghệ 22 nm 41 Hình 4.14 :Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 16 nm 42 Hình 4.15 :Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và... nghiên cứu sử dụng bộ phần mềm thiết kế vi mạch Cadence trên nền Redhat - Tìm hiểu nguyên nhân dòng rò sinh ra trong vi mạch - Tìm hiểu các kỹ thuật Power Gating đã xuất bản trƣớc đó - Tìm hiểu công nghệ sub-micrometer và ảnh hƣởng tới dòng rò - Mô phỏng mạch sử dụng kỹ thuật giảm dòng rò mới DSPG - Đƣa ra sự đánh giá so sánh giữa các kỹ thuật giảm dòng rò đã xuất bản và kỹ thuật mới 1.4.2 Giới hạn của... với công nghệ 16 nm 43 Hình 4.16 :Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công nghệ 45 nm áp dụng trên mạch Benchmark C432 45 Hình 4.17 :Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại270C với công nghệ 45 nm áp dụng trên mạch Benchmark C499 46 Hình 4.18 :Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại 270C với công. .. thiết kế và mô phỏng các kỹ thuật giảm công suất rò trên mạch cộng 32 bit sử dụng phần mềm Cadence, không thể thi công thực tế vì chi phí quá lớn 1.5 Phƣơng pháp nghiên cứu - Nghiên cứu tài liệu về CMOS, phần mềm mô phỏng và thiết kế mạch Cadence - Phân tích các phƣơng pháp sử dụng kỹ thuật Power Gating - Thiết kế mạch cộng 32 bit Thiết kế kỹ thuật Power Gating bao gồm CPG, CRCP, DSPG áp dụng cho mạch. .. ít đƣợc nghiên cứu trong các trƣờng đại học và trong các trung tâm nghiên cứu vi mạch Giảm công suất dòng rò trong vi mạnh đang ngày càng trở nên nghiêm trọng đóng góp vào tổng công suất trong vi mạch Ở đó khi công kích thƣớc transistor giảm xuống công nghệ sub-micro, năng lƣợng tiêu thụ cho vi mạch khi không hoạt động có đóng góp một phần có thể so sánh đƣợc với thành phần công suất động 1.3 Mục đích... sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 27oC, 45 nm PTM 36 Bảng 4.5: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 75oC, 45 nm PTM 37 Bảng 4.6: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG và CRPG tại 27oC, 32 nm PTM 39 Bảng 4.7: Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch. .. dạng sóng của mạch sử dụng kỹ thuật CPG trên Cadence29 Hình 4.4 :Mạch sử dụng kỹ thuật CRPG trên Candence 31 Hình 4.5:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật CRPG trên Cadence.31 Hình 4.6 :Mạch sử dụng kỹ thuật DSPG trên Candence 32 Hình 4.7:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật DSPG trên Cadence .32 Hình 4.8 :Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG,