Bài thuyết trình tổng hợp mạch trên design compiler

Tổng hợp mạch Design Compiler GVHD: TS.Nguyễn Đức Minh SVTH: Lê Khánh Linh Tổng hợp OpenMSP430 Design Compiler Contents  Giới thiệu ASIC  Tổng hợp mạch số phần mềm Design Compiler (Synopsys)  References Tổng hợp OpenMSP430 Design Compiler Giới thiệu ASIC[1]  Vi mạch tích hợp (Integrated Ciruits) hay vi mạch, mạch tích hợp, gọi tắt IC:  Các mạch điện chứa linh kiện bán dẫn (semiconductor) linh kiện thụ động (như điện trở) kết nối với  Kích thước cỡ micromet (hoặc nhỏ hơn) chế tạo phiến silicon  ASIC:  (Application Specific Integrated Circuit): vi mạch tích hợp chuyên dụng  IC thiết kế dành cho ứng dụng cụ thể  Được sử dụng nơi, VD: vi xử lý điện thoại di động, chip xử lý máy móc tự động, phương tiện truyền thông, xe cộ, tàu vũ trụ, hệ thống xử lý, hệ thống xử lý, dây chuyền công nghiệp… Tổng hợp OpenMSP430 Design Compiler Giới thiệu ASIC Tổng hợp OpenMSP430 Design Compiler Giới thiệu ASIC  Phân loại dựa công nghệ sản xuất thiết kế:  ASIC sở thư viện phần tử logic chuẩn (standard-cell-based ASIC)  ASIC dựa mảng logic (gate-array-based ASIC)  ASIC đặc chế hoàn toàn (full-custom ASIC)  ASIC tiền cấu trúc (structured/platform design)  ASIC dung thư viện phần tử logic phần tử thiết kế sẵn (cell libraries, IP-based design) Tổng hợp OpenMSP430 Design Compiler Quy trình thiết kế ASIC Tổng hợp OpenMSP430 Design Compiler Tổng hợp mạch số phần mềm Design Compiler (Synopsys) Chu trình tổng hợp mạch số Nhập thiết kế liệu kỹ thuật Đặt ràng buộc cho thiết kế Kỹ thuật tổng hợp mạch Khảo sát kết Tổng hợp OpenMSP430 Design Compiler Chu trình tổng hợp mạch số Load Load design design and and Apply Apply design design Synthesis Synthesis the the technology technology data data constraints constraints design design Write Write out out the the design design data data 55 44 33 22 11 Tổng hợp OpenMSP430 Design Compiler Analyze Analyze results results Nhập thiết kế liệu kỹ thuật  Nhập thư viện logic  Nhập thiết kế RTL  Nhập liệu vật lý Tổng hợp OpenMSP430 Design Compiler Nhập thiết kế liệu kỹ thuật Tổng hợp OpenMSP430 Design Compiler 10 Capture clock edge launch clock edge Tổng hợp OpenMSP430 Design Compiler 16 Skew Tổng hợp OpenMSP430 Design Compiler 17 Positive skew negative skew Tổng hợp OpenMSP430 Design Compiler 18 Clock uncertainty  Clock uncertainty: độ trễ, sai khác lớn nhánh mạng xung đồng hồ, clock skew chiếm đa số, hiệu ứng xung đồng hồ rung rìa  Set_clock_uncertainty –setup 0.14 [get_clocks CLK] Tổng hợp OpenMSP430 Design Compiler 19 Clock latency  Clock latency: chênh lệch nguồn xung đồng hồ với mạng xung đồng hồ, tổng thời gian lệch xung đồng hồ gốc đến nguồn xung qua mạng xung   Set_clock_latency –source – max [get_clocks CLK] Set_clock_latency –max [get_clocks CLK] Tổng hợp OpenMSP430 Design Compiler 20 Clock Transition  Transition delay: khoảng thời gian tín hiệu tăng từ 10% 90% (80%) giá trị lớn -> Rise time  Clock Transition: khoảng thời gian xung đồng hồ lên xuống tín hiệu clock  Set_clock_transition –max T [get_clocks CLK] Tổng hợp OpenMSP430 Design Compiler 21 Ràng buộc với đường đầu vào  Thời gian muộn liệu đến chân tín hiệu thiết kế, thời gian trễ người thiết kế khối trước tính toán  Set_input_path –max 0.6 –clock Clk [get_port A] Tổng hợp OpenMSP430 Design Compiler 22 Ràng buộc với đường đầu  Thời gian muộn liệu đến chân tín hiệu thiết kế, thời gian trễ người thiết kế khối sau tính toán  Set_output_path –max 0.8 –clock Clk[get_ports B] Tổng hợp OpenMSP430 Design Compiler 23 Thuộc tính môi trường  Hiệu ứng tụ điện kí sinh đầu ra: set_load [expr 30.0/1000] [get_ports B]  Hiệu ứng thời gian độ đầu ra: set_input_transition 0.12 [get_ports A]  Hiệu ứng PVT: biến thiên xử lý, điện áp cung cấp, nhiệt độ hoạt động Tổng hợp OpenMSP430 Design Compiler 24 Constraint mạch tổ hợp  Sử dụng virtual clock  Virtual clock: clock không nối vào chân thiết kế không tồn thực tế thiết kế Tổng hợp OpenMSP430 Design Compiler 25 Time Budgeting  Constraint trường hợp thông số delay inputs, yêu cầu setup outputs  Tạo Time budget Tổng hợp OpenMSP430 Design Compiler 26 Time budgeting  Thiết kế tổng hợp với kết tốt tạo buget  VD: mục tiêu: 40% cho input, thiết kế X dung 40% cho output, 20% dự trữ cho delay FF1 setup time FF2 Tổng hợp OpenMSP430 Design Compiler 27 Kỹ thuật tổng hợp mạch  Tối ưu mặc định: sử dụng lệnh compile_ultra Thực bước tối ưu  Tối ưu mức kiến trúc  Tối ưu mức logic  Tối ưu mức cổng  Tối ưu số học  Chia nhỏ lượng truy cập lặp logic Tổng hợp OpenMSP430 Design Compiler 28 Kết thực openMSP430 Tổng hợp OpenMSP430 Design Compiler 29 References  [1] Design Compiler workshop student Guide, Synopsys  [2] asic-soc.blogspot.com  [3] N.T Lâm, N.H Cường, Quy trình thiết kế vi mạch xử lý bang gốc thiết bị thông tin di động, 2012 Tổng hợp OpenMSP430 Design Compiler 30 [...]... (Clock Transition) Tổng hợp OpenMSP430 trên Design Compiler 13 Ràng buộc các đường nối thanh ghi với thanh ghi- Fundamental of Timing Tổng hợp OpenMSP430 trên Design Compiler 14 Clock  Create_clock –period 2 [get clock] Tổng hợp OpenMSP430 trên Design Compiler 15 Capture clock edge và launch clock edge Tổng hợp OpenMSP430 trên Design Compiler 16 Skew Tổng hợp OpenMSP430 trên Design Compiler 17 Positive... OpenMSP430 trên Design Compiler 27 4 Kỹ thuật tổng hợp mạch  Tối ưu mặc định: sử dụng lệnh compile_ultra Thực hiện 3 bước tối ưu  Tối ưu mức kiến trúc  Tối ưu mức logic  Tối ưu mức cổng  Tối ưu số học  Chia nhỏ lượng truy cập và lặp logic Tổng hợp OpenMSP430 trên Design Compiler 28 5 Kết quả thực hiện trên openMSP430 Tổng hợp OpenMSP430 trên Design Compiler 29 References  [1] Design Compiler workshop... kế Tổng hợp OpenMSP430 trên Design Compiler 25 Time Budgeting  Constraint trong trường hợp không biết các thông số delay của inputs, yêu cầu setup của outputs  Tạo Time budget Tổng hợp OpenMSP430 trên Design Compiler 26 Time budgeting  Thiết kế tổng hợp với kết quả tốt hơn khi tạo buget  VD: mục tiêu: 40% cho input, thiết kế X dung 40% cho output, 20% dự trữ cho delay FF1 và setup time FF2 Tổng hợp. .. –clock Clk[get_ports B] Tổng hợp OpenMSP430 trên Design Compiler 23 Thuộc tính môi trường  Hiệu ứng tụ điện kí sinh đầu ra: set_load [expr 30.0/1000] [get_ports B]  Hiệu ứng của thời gian quá độ đầu ra: set_input_transition 0.12 [get_ports A]  Hiệu ứng PVT: biến thiên xử lý, điện áp cung cấp, nhiệt độ hoạt động Tổng hợp OpenMSP430 trên Design Compiler 24 Constraint mạch tổ hợp  Sử dụng virtual clock... trong quá trình tổng hợp  Thư viện biểu tượng (symbol library): chứa thông tin có thể nhìn thấy của các phần tử logic (biểu tượng, hình dạng các phần tử logic)  Thư viện kết nối (link library): cổng logic trong thư viện phụ thuộc vào công nghệ Ngoài ra còn Search path và synthetic library Tổng hợp OpenMSP430 trên Design Compiler 11 3 Đặt các ràng buộc cho thiết kế (Design Constraints)  Design Constraints:... Compiler 17 Positive skew và negative skew Tổng hợp OpenMSP430 trên Design Compiler 18 Clock uncertainty  Clock uncertainty: độ trễ, sai khác lớn nhất giữa các nhánh trong mạng xung đồng hồ, trong đó clock skew chiếm đa số, ngoài ra còn hiệu ứng xung đồng hồ rung và rìa  Set_clock_uncertainty –setup 0.14 [get_clocks CLK] Tổng hợp OpenMSP430 trên Design Compiler 19 Clock latency  Clock latency: chênh... hiệu của clock  Set_clock_transition –max T [get_clocks CLK] Tổng hợp OpenMSP430 trên Design Compiler 21 Ràng buộc với các đường đầu vào  Thời gian muộn nhất dữ liệu đến chân tín hiệu của thiết kế, thời gian trễ do người thiết kế khối trước đó tính toán  Set_input_path –max 0.6 –clock Clk [get_port A] Tổng hợp OpenMSP430 trên Design Compiler 22 Ràng buộc với các đường đầu ra  Thời gian muộn nhất... trên Design Compiler 29 References  [1] Design Compiler workshop student Guide, Synopsys  [2] asic-soc.blogspot.com  [3] N.T Lâm, N.H Cường, Quy trình thiết kế vi mạch xử lý bang gốc trong thiết bị thông tin di động, 2012 Tổng hợp OpenMSP430 trên Design Compiler 30 ... Compiler 19 Clock latency  Clock latency: chênh lệch giữa nguồn xung đồng hồ với mạng xung đồng hồ, bằng tổng thời gian lệch giữa xung đồng hồ gốc đến nguồn xung và qua mạng xung   Set_clock_latency –source – max 3 [get_clocks CLK] Set_clock_latency –max 1 [get_clocks CLK] Tổng hợp OpenMSP430 trên Design Compiler 20 Clock Transition  Transition delay: khoảng thời gian tín hiệu tăng từ 10% cho tới 90%...  Lưu ý: những thông số rang buộc phải thực tế Thông số không thực tế làm cho mạch bị mở rộng, năng lượng tiêu thụ tăng, tốc độ suy giảm  Phân loại rang buộc:  Ràng buộc các đường nối thanh ghi với thanh ghi  Ràng buộc các đường đầu vào  Ràng buộc các đường đầu ra  Thuộc tính môi trường Tổng hợp OpenMSP430 trên Design Compiler 12 Ràng buộc các đường nối thanh ghi với thanh ghi 1 2 3 4 Chu kì clock