nghiên cứu và thiết kế lõi IP mềm của i2c core

Trường Đại Học Bách Khoa Tp Hồ Chí Minh Lỉfícfaj ơf* Chủng em xin chăn thành cảm ơn thầy Ngũ Đức \ Hoàng và các anh Nguyễn Minh Chảnh,Trương Trọng Phúc (Trung tâm ICDREC) đã nhiệt tmh giúp đỡ và hễ trợ trong suốt quả trình làm khóa luận tôt nghiệp,tạo điêu kiện cho chủng em hoàn thành tốt khóa luận này. Chúng em xin chân thành cám ơn quỷ thầy cồ bộ môn Điên- Điện tử đã cung cập cho chúng em những nền tảng kiến thức cơ bản vững chắc để chủng em có đù khả năng hoàn thcmh khóa ỉuận này. Tp HỒ Chỉ Minh, tháng năm Võ Thanh hải Trường Đại Học Bách Khoa Tp Hồ Chí Minh NHẬN XÉT CỦA GIÁO VIÊN HƯỚNG DẪN Trường Đại Học Bách Khoa Tp Hồ Chí Minh Trường Đại Học Bách Khoa Tp Hồ Chí Minh NHẬN XÉT CỦA GIÁO VIÊN PHẢN BIỆN Trường Đại Học Bách Khoa Tp Hồ Chí Minh Trường Đại Học Bách Khoa Tp Hồ Chí Minh MỤC LỤC MỤC LỤC . . i DÀNH MỤC CÁC BẢNG BIÊU iii DANH MỤC CÁC HÌNH VẼ iii DANH MỤC CÁC TỪ VIẾT TẮT iii LỜI NÓI ĐẦU v vi CHƯƠNG 1: NGÔN NGỮ VERILOG VÀ PHẨN MỀM THIẾT KẾ, MÔ PHỎNG 1 1.1 Giới thiệu sơ lược về ngôn ngữ lập trình Verilog [4] 1 1.1.1 Mô tả 1 1.1.2 Tại sao sử dụng Verilog ? 1 1.1.3 Một số qui ước thiết kế [1] 2 1.1.3.1 Cấu trúc chương trình: 3 1.1.3.2 Các kiểu dữ liệu và vùng nhớ: 3 1.1.3.3 Toán tử 4 1.1.3.4 Các cấu trúc điều khiển 6 1.1.3.5 Điều khiển theo sự kiện 7 1.1.3.6 Sự kết hợp giữa nhiều module 8 1.2 Phần mềm thiết kế vi mạch Quartus II [4] 9 1.2.1 Giới thiệu về phần mềm Quartus II 9 1.2.2 Chức năng của phần mềm Quartus n 9 1.2.2.1 Design Entry (Thiết kế ban đầu) 9 1.2.2.2 Tổng hợp (Synthesis) 10 1.2.2.3 Nối dây và định vị các phần tử-Fitting (Placement and Routing) 10 1.2.2.5 Programing and Coníiguration 10 1.3. Phần mền mô phỏng Modelsim Altera [4] 10 CHƯƠNG 2: CHUẨN GIAO TIẾP I2C VÀ BỘ ĐIỀU KHIÊN BUS I2C PCF8584 11 2.1 Chuẩn giao tiếp I2C [3] 11 2.1.1 Giới thiệu chung về chuẩn giao tiếp I2C 11 2.1.2 Đặc điểm giao tiếp 12 c 11 2.1.2.1 Điều kiện START và STOP (START and STOP conditions) 13 2.1.2.2 Định dạng dữ liệu truyền 14 2.1.2.3 Định dạng địa chỉ thiết bị 16 2.1.2.4 Truyền dữ liệu trên bus I2C, chế độ Master - Slave 17 2.1.2.5 Chế độ Multi-Master 19 2.2 Bộ điều khiển bus I2C PCF8584 20 2.2.1 Đặc điểm [2] 20 2.2.2 Sơ đồ và chức năng các chân 21 2.2.3 Miêu tả các thanh ghi [2] 23 2.2.3.1 Thanh ghi địa chỉ nội S0’ 23 2.2.3.2 Thanh ghi đồng hồ S2 23 2.2.3.3 Thanh ghi vector ngắt S3 24 2.2.3.4 Thanh ghi dịch/đệm (shiít register/read buffer) dữ liệu so 24 2.2.4 Truy cập các thanh ghi 28 2.2.5 Giản đồ định thì ở các chế độ hoạt động 29 2.2.6 RESET va STROBE: ẽ ẽ T 30 Trường Đại Học Bách Khoa Tp Hồ Chí Minh 2.2.7 Cách chọn chế độ giao tiếp 31 2.2.8 Sơ đồ giao tiếp với các vi điều khiển/vi xử lý 32 CHƯƠNG 3: THIẾT KE VÀ MÔ PHỎNG LÕI IP CORE MỀM ĐIỀU KHIỂN BUS I2C 33 3.1 Giới thiệu tính năng 33 3.2 Sơ đồ chân 34 3.3 Sơ đồ khối . 35 3.3.1 Mô tả chức năng và mục đích các khối 36 3.3.2 Mô tả các thanh ghi 36 3.4 Thiết kế và phân tích các khối 38 3.4.1 Khối cpu interface 38 3.4.1.1 Tính năng 38 3.4.1.2 Sơ đồ chân 41 3.4.1.3 Mô tả chân 42 3.4.1.4 Giản đồ định thời 44 3.4.2 Khối control 45 3.4.2.1 Tính năng 45 3A.2.2 Sơ đồ chân 45 3.4.2.3 Mô tả chân 46 3.4.2.4 Quá trình hoạt động : 47 3.4.2.5 Lưu đồ hoạt động của từng trạng thái: 50 3.4.3 Khối i2c interface 50 3.4.3.1 Tính năng: 50 3A.3.2 Mô tả chân 51 3.4.3.3 Các trạng thái hoạt động của khối: 53 3.4.3.4 Mô tả hoạt động từng trạng thái: 53 3.4.3.5 Các loại mạch được sử dụng toong khối Ĩ2c interíace 55 3.4.3.6 Giản đồ timing hoạt động của khối: 57 3.4.4. Khối compare 58 3.4.4.1 Mô tả chân 59 3.4.4.2 Hoạt động chi tiết của khối compare 59 3.4.5. Khối clock generator 60 3.4.5.1 Mô tả chân 61 3.4.5.2 Tính năng 62 3.4.6. Khối interrupt 62 3.4.6.1 Mô tả chân 62 3.4.6.2 Mục đích 63 3A.6.3 Thực hiện 63 3.5 Ket quả mô phỏng 63 3.5.1 Chủ truyền - Tớ nhận (Master Transmitter - Slave Receiver) 64 3.5.2 Chủ nhận - Tớ truyền (Master Receiver - Slave Transmitter) 65 3.5.3 Tiếp tục trao đổi dữ liệu sau khi phát lệnh Stop: 66 3.5.3 Restart khi đang trao đổi dữ liệu: 71 3.5.4 Bus lỗi: 73 CHƯƠNG 4: KẾT LUẬN CHUNG VÀ HƯỚNG PHÁT TRIỂN CỦA ĐỀ TÀI 74 4.1 Nhận xét chung 74 Trường Đại Học Bách Khoa Tp Hồ Chí Minh 4.1.1 Những kết quả đạt được 74 4.1.2 Những giới hạn tồn tại 74 4.2 Hướng phát triển 75 TÀI LIỆU THAM KHẢO 75 DANH MỤC CÁC BẢNG BIỂU Bảng 2.1 Sơ đồ và chức năng chân PCF8584 [2] 21 Bảng 2 ắ 2 Thiết lập giá trị đường SCL bằng các bit S21 ,S20 [2] 23 Bảng 2 ắ 3 Giá trị các bit S24, S23, S22 tương ứng với giá trị tần số đồng hồ ở chân CLK [2] ẽ 24 Bảng 2.4 Thanh ghi điều khiển/trạng thái SI [2] 25 Bảng 2.5 Giá trị bit STA-STO 26 Bảng 2.6 Cách truy cập các thanh ghi của PCF8584 28 Bảng 2.7 Các tín hiệu tự động cài đặt bởi PCF8584 khi giao tiếp với vi điều khiển / vi xử lý [2] ! 31 Bảng 3.1 Sơ đồ chân I2C Core 34 Bảng 3.2 Các thanh ghi 36 Bảng 3.3 Chức năng các bit của thanh ghi s 1 control (SI c) 36 Bảng 3.4 Chức năng các bit của thanh ghi s 1 status (Sls) 37 Bảng 3.5 Thanh ghi data_buffer (SOd) 38 Bảng 3.6 Mô tả chân khối cpu interface 42 Bảng 3.7 Giải mã địa chỉ các thanh ghi 43 Bảng 3.8 Mô tả chân khối control 46 Bảng 3.9 Mô tả chân khối Ĩ2c interíace 51 Bảng 3.10 Bảng lựa chọn giữa gen clko và scli 568 Bảng 3.11 Mô tả chân khối compare 591 Bảng 3.12 Mô tả chân khối clock generetor 613 Bảng 3.13 Bảng chia tần số đường SCL 61 Bảng 3.14 Bảng chia tần số clock hoạt động của Core 614 Bảng 3.15 Mô tả chân khối interrupt 625 DANH MỤC CÁC HÌNH VẼ Hình 2.1 BUS 12 c và các thiết bị ngoại vi [5] 11 Hình 2.2 Ket nối thiết bị vào bus I2C ở chế độ chuẩn (Standard mode) và chế độ nhanh (Fast mode) [3] 12 Hình 2.3 Truyền nhận dữ liệu giữa chủ/tớ [3] 13 Hình 2.4 Điều kiện START và STOP của bus I2C [3] 14 Hình 2.5 Quá trình truyền 1 bit dữ liệu [3] 15 Hình 2.6 Dữ liệu truyền trên bus I2C [3] 15 Hình 2.7 Bit ACK, Not-ACK trên bus I2C [3] 16 Trường Đại Học Bách Khoa Tp Hồ Chí Minh Hình 2.8 Cấu trúc byte dữ liệu đầu tiên [3] 17 Hình 2.9 Quá trình truyền dữ liệu [3 ] 17 Hình 2.10 Ghi dữ liệu từ chủ đến tớ [3] 18 Hình 2.11 Đọc dữ liệu từ thiết bị tớ [3] 19 Hình 2.12 Quá trình phối hợp đọc/ghi dữ liệu [3] 19 Hình 2.13 Hình dạng và sơ đồ chân bộ điều khiển bus 12 c PCF8584 [2] 20 Hình 2.14 Sơ đồ khối PCF8584 [2] 21 Hình 2.15 Thanh ghi đồng hồ S2 [2] 23 Hình 2.16 Thanh ghi dịch/đệm (shift register/read buffer) dữ liệu so [2] 25 Hình 2.17 Giản đồ định thì chế độ chủ truyền [2] 29 Hình 2.18 Giản đồ định thì chế độ chủ nhận [2] 29 Hình 2.19 Giản đồ định thì chế độ tớ truyền [2] 29 Hình 2.20 Giản đồ định thì chế độ tớ nhận [2] 30 Hình 2.21 Định thì RESET (tw4>=30t c ị] c ) [2] 30 Hình 2 22 Chu kì STRỌBE (tw5=8t clk )[2] . 30 Hình 2.23 Chọn lựa chế độ giao tiếp: (1) Giao tiếp với họ MOTOROLA;(2) giao tiếp với họ INTEL [2] 31 Hình 2.24 Sơ đồ giao tiếp với vi điều khiển 8051/8048 [2] 32 Hình 2.25 Sơ đồ giao tiếp với vi điều khiển 68000 [2] 32 Hình 3.1 Sơ đồ chân I2C core 34 Hình 3.2 Sơ đồ khối I2C IP Core 35 Hình 3.3 Bộ giải mã các thanh ghi 40 Hình 3.4 Sơ đồ chân khối cpu interface 41 Hình 3.5 Ghi dữ liệu vào thanh ghi 44 Hình 3.6 Đọc dữ liệu từ thanh ghi 44 Hình 3.7 Sơ đồ chân khối control 45 Hình 3.8 Sơ đồ máy trạng thái khối control 49 Hình 3.9 Sơ đồ chân khối Ĩ2c interíace 51 Hình 3.10 Sơ đồ máy trạng thái của khối Ĩ2c interíace 53 Hình 3.11 Mạch phát hiện điều kiện Start/Stop trên bus 12 c 55 Hình 3.12 Mạch tạo tín hiệu nội Ĩ2c busy ox 55 Hình 3.13 Mạch đồng bộ scl s và sdai với clock hệ thống 56 Hình 3.14 Mạch lấy dữ liệu tại cạnh lên của xung scli 56 Hình 3.16 Quá trình đọc data và ghi ACK ra I2C bus 57 Hình 3.17 Quá trình trì hoãn xung sclovà khi bus lỗi 58 Hình 3.18 Timing của một số tủi hiệu khác 58 Hình 3.19 Sơ đồ chân khối compare 58 Hình 3.20 Timing compare địa chỉ 60 Hình 3.21 Sơ đồ chân khối clock generator 60 Hình 3.22 Sơ đồ chân khối interrupt 62 Hình 3.23 Mạch tạo cờ ngắt 63 Hình 3.24 Chủ phát Start + địa chỉ + truyền dữ liệu + phát Stop 64 Hình 3.25 Tớ nhận điều kiện Start + địa chỉ + nhận dữ liệu + điều kiện Stop 64 Hình 3.26 Chủ phát Start + địa chỉ + nhận dữ liệu + phát Stop 65 Hình 3.27 Tớ nhận điều kiện Start + địa chỉ + phát dữ liệu +điều kiện Stop 65 Hình 3.28 Chủ phát Start + địa chỉ + truyền dữ liệu + Stop + Start 66 Trường Đại Học Bách Khoa Tp Hồ Chí Minh Hình 3.29 Chủ tiếp tục phát địa chỉ + truyền dữ liệu và lệnh Stop 67 Hình 3.30 Tớ nhận điều kiện Start + địa chỉ + nhận dữ liệu + điều kiện Stop + Start ệ ’ ẽ 67 Hình 3.31 Tớ nhận tiếp địa chỉ + nhận dữ liệu + điều kiện Stop 67 Hình 3.32 Chủ phát Start + địa chỉ + truyền dữ liệu + Stop + Start + địa chỉ + nhận dữ liệu 68 Hình 3.33 Tớ nhận điều kiện Start + địa chỉ + nhận dữ liệu + điều kiện Stop + điều kiện Start + địa chỉ + truyền dữ liệu 68 Hình 3.34 Chủ phát Start + địa chỉ + nhận dữ liệu + Stop + Start + địa chỉ + truyền dữ liệu 69 Hình 3.35 Tớ nhận điều kiện Start + địa chỉ + truyền dữ liệu + điều kiện Stop + điều kiện Start + địa chỉ + nhận dữ liệu 69 Hình 3.36 Chủ phát Start + địa chỉ + nhận dữ liệu + Stop +Start + địa chỉ + nhận dữ liệu 70 Hình 3.37 Tớ nhận điều kiện Start + byte địa chỉ + truyền dữ liệu + điều kiện Stop + điều kiện Start + địa chỉ+ truyền dữ liệu 70 Hình 3.38 Chủ phát Start + địa chỉ + truyền dữ liệu + Restart + địa chỉ + truyền dữ liệu 71 Hình 3.39 Chủ phát Restart + nhận dữ liệu 71 Hình 3.40 Tớ nhận điều kiện Start + địa chỉ + nhận dữ liệu + Restart + địa chỉ + nhận dữ liệu 72 Hình 3.41 Tớ nhận điều kiện Restart + địa chỉ + truyền dữ liệu 72 Hình 3.42 Bus lỗi khi phát hiện điều kiện Start sai vị trí 73 Hình 3.43 Bus lỗi khi phát hiện điều kiện Stop sai vị trí 73 DANH MỤC CÁC TỪ VIÉT TẮT Từ viêt tăt Từ đây đủ IC Integrated Circuit I2C-BUS Inter IC bus SDA Serial Data Line SCL Serial Clock Line VHDL VHSIC (Very High Speed Integrated Circuits) Hardware Language Design IEEE Institute of Electronics and Electrical Engineers FPGA Field-programmable Gate Array ACK Acknoledgement Trường Đại Học Bách Khoa Tp Hồ Chí Minh LỜI NÓI ĐẦU Kể từ khi được phát triển bới hãng điện tử Phillips vào đầu những năm 1980, chuẩn giao tiếp I2C đã trử thảnh một chuẩn giao tiếp quốc tế, được công nhận ở hơn 50 quốc gia trên thế giới.Bus I2C hiện nay được rất nhiều các hãng điện tử nổi tiếng tích hợp vào trong các sản phẩm của hãng như vi xứ lý, vi điều khiển Do đó khả năng ứng dụng của bus I2C trong thiết kế vi mạch và các hệ thống số là rất rộng lớn.Tuy tốc độ giao tiếp không cao bằng nhiều chuẩn giao tiếp ra đời sau này, nhưng nhờ sự đơn giản về phần cứng, bus 12 c vẫn là một sự lựa chọn phổ biến cho các hệ thống điều khiển sử dụng vi xử lý hay vi điều khiển. Xuất phát từ các yêu cầu thực tế và khả năng ứng dụng rộng rãi của bus I2C, nhóm chứng em quyết định chọn việc nghiên cứu và thiết kế lõi IP mềm của I2C Core với mục tiêu đề ra và đã đạt được là Core có thể điều khiển các chế độ hoạt động chủ yếu theo chuẩn giao tiếp I2C như: o Chủ truyền (Master Transceiver) o Chủ nhận (Master Receiver) o Tớ truyền (Slave Transceiver) o Tớ truyền (Slave Receiver) Đồng thời Core có thể giao tiếp ở tốc độ tiêu chuẩn (lOOkb/s) và tốc độ nhanh (400kb/s). Khả năng ứng dụng thực tế của đề tài này là có thể tích hợp I2C Core này vào các vi xử lý hay vi điều khiển do trung tâm ICDREC thiết kế. Sau đây là bố cục các nội dung được trình bày trong khóa luận: • Chương 1: Cung cấp các kiến thức cơ bản về ngôn ngữ Verilog , phần mềm Quartus II và chương trình mô phỏng ModelSim. • Chương 2: Giới thiệu về chuẩn giao tiếp 12 c ở các phần cơ bản như cấu trúc phần cứng,cách kết nối giữa các phần tử trên bus,cách thực hiện giao tiếp truyền nhận dữ liệu giữa các phần tử,định dạng khung dữ liệu.Tiếp theo là đôi nét cơ bản về bộ điều khiển bus I2C PCF8584 do hãng Phillips chế tạo.Thiết kế của 12c Core trình bày trong luận văn này là dựa theo hình mẫu của PCF8584 với một số chỉnh sửa nhằm tạo sự đơn giản và thuận tiện cho việc thiết kể. [...]... những nhà thiết ké công nghệ thích sử dụng Verilog hơn do giao diện 1 Trường Đại Học Bách Khoa Tp Hồ Chí Minh gàn gũi với người sử dụng hơn,Verilog khá giống với ngôn ngữ c nên dễ hiểu và dễ sử dụng hơn so với VDHL Verilog cho phép các nhà thiết kế logic thiết kế và mô tả hệ thống số ở nhiều mức độ khác nhau và có sự hỗ trợ từ các công cụ thiết kế bằng máy tính để giúp cho việc xử lý thiết kế ở những... FPGA của Altera 1.2.2.3 Nổi dây và định vị các phần tử - Fiítìng (Placement and Routìng) Xác định vị trí và thiết lập lộ trinh để kết nối các LEs được sử dụng trên FPGA 1.2.2.4 Định thì và mô phỏng (Tỉngming Anaỉysis and Simulation) Phân tích thời gian trễ (Delay) dựa vào lộ trình của các LEs được sử dụng trên FPGA theo thiết kế Mạch điện được thiết kế theo yêu cầu sẽ được kiểm tra về mặt chức năng và. .. hiệu đã -Thiết bị đang ở xác cao Cả hai điều của START (tớ), cùng với việc tạo ra bởi thiết khi đường SCL A (Chủ)mức định đúng địa chỉ kiện thiết bị Bvà STOP đều được xác định địa chỉ,bị nhận đủ 8 bit Thiết bị truyền khi nhận được bit ACK sẽ tiếp tục thực hiện quá trình thiết bị A tín quyếtSTART, bus I2C coi như đang trong -ThiếttháiA gửiviệcliệu tới thiết bị B sẽ rỗi, chủ Sau sẽ hiệu định việc đọc... cùng với biến biến đàu vào tương ứng Kết quả của của quá trình sẽ được kiểm tra liên tục nếu ta cập nhập các biến đàu vào liên tục 10 Trường Đại HọcHọc Bách KhoaHồ Chí Chí Minh Trường Đại Bách Khoa Tp Tp Hồ Minh đường bus I2C thì2: CHUẨN GIAO TIẾP I2C VÀbus, chân SCL KHIỂNdây SCL CHƯƠNG chân SDA của nó sẽ nối vói dây SDA của BỘ ĐIỀU sẽ nối với BUSI2C PCF8584 2.1 Chuẩn giao tiếp I2C [3] • V|3D pull-up... (slave) Một thiết bị hay một IC khi kết nối với bus I2C, ngoài một địa chỉ (duy nhất) để phân biệt, Hình 2.1 hay tớ Tại các thiết sựễ ngoại Víễ [5] nó còn được cấu hình là thiết bị chủ BUSI2C và sao lại có Aí phân biệt này ? Đó là vì trên một bus I2C thì quyền điềugiao tiếp I2C về thiết bị chủ Thiết bị chủ nắm vai trò tạo xung đồng hồ cho 2.1.2 Đặc điểm khiển thuộc toàn hệ thống, khi giữa hai thiết bị... tiết của từng module (bộ phận) trong 12 c Core. Mỗi module đều được miêu tả chi tiết ở các chân vào (input)/ra (output), cách hoạt động và kết nối với các module khác để tạo nên một I2C Core hoàn chỉnh.Ngoài ra các sơ đồ khối,sơ đồ máy trạng thái,giản đồ định thì của các module cũng được trình bày nhằm giúp người đọc có thể dễ dàng tham khảo Chương 4: Tổng kết kết quả đạt được,những ưu điểm và hạn chế của. .. and Configuratìon Nhờ vào việc lựa chọn các chế độ cấu hình được thiết lập sẵn trên board, chương trình nạp vào sẽ thực thi ngay trên FPGA 1.3 Phần mền mô phỏng Modelsỉm Aỉtera [4] Đây là phàn mềm sử dụng để hổ trợ cho quá trình mô phỏng trong quá trình thiết kế từng module Quá trình lập trinh và mô phỏng trên ModelSim được thực hiên bàng cách ta cho các biến đàu vào của Module đó và các biến đàu ra sẽ... mức độ khác nhau Cách sử dụng cơ bản của Verilog trong thiết kế mạch tích hợp là mô phỏng thiết kế và tạo mẫu trên FPGA trước khi chuyển sang sản xuất Verilog được sử dụng để mô tả một cách chính xác chức năng của bất kỳ hệ thống số nào và nạp chương trình tạo mẫu lên FPGA, ví dụ như máy tính, các bộ vi xử lý, tuy tốc độ chậm và lãng phí diện tích hơn Những thiết kế mức thấp hơn trong Verilog được thực... thiệu về phần mềm Quartus II Quartus II là bộ công cụ dùng cho việc thiết kế vi mạch được phát triển bởi tập đoàn Altera Nó tích hợp đày đủ các bộ công cụ dùng cho việc thiết kế, cung cấp đa dạng các Design entry chẳng hạn như Verilog, VHDL Cung cấp công cụ tổng họp ở mức logic (logic synthesis), cung cấp công cụ mô phỏng phân tích định thời và công suất cũng như cho phép cấu hình và nạp vào thiết bị 1.2.2... logic của các thiết kế logic cũng không còn nhiều nữa Ngày nay, sự phức tạp của phàn cứng đã tăng lên ở một mức độ mà giản đồ của cổng logic hàu như vô ích khi nó chỉ biểu diễn một mạng lưới phức tạp các liên kết không theo chức năng của thiết kế Từ những năm 1970, các kỹ sư điện và máy tính đổi hướng theo ngôn ngữ mô tả phần cứng (HDL) Hai ngôn ngữ mô tả phần cứng nổi bật trong kỹ thuật là Verilog và . yêu cầu thực tế và khả năng ứng dụng rộng rãi của bus I2C, nhóm chứng em quyết định chọn việc nghiên cứu và thiết kế lõi IP mềm của I2C Core với mục tiêu đề ra và đã đạt được là Core có thể điều. bus I2C PCF8584 do hãng Phillips chế tạo .Thiết kế của 12c Core trình bày trong luận văn này là dựa theo hình mẫu của PCF8584 với một số chỉnh sửa nhằm tạo sự đơn giản và thuận tiện cho việc thiết. tích định thời và công suất cũng như cho phép cấu hình và nạp vào thiết bị. 1.2.2 Chức năng của phần mềm Quartus II 1.2.2.1 Design Entry (Thiết kế ban đầu) Đó là mạch điện được thiết kế theo yêu