Tự động hóa và điều chỉnh thiết bị điện (chương 3)

Khi trạng thái của đối tợng là có ta gán cho biến logic biểu diễn nó giá trị quy ớc là 1 và ký hiệu là A, còn khi trạngthái của đối tợng là không ta gán cho nó giá trị quy ớc 0 và ký hiệ

Chơng 3: Điều khiển dùng phần tử không tiếp điểm (8 tiết) 3.1 Đại số logic.

3.1.1 Khái niệm về đại số logic

Đại số logic đợc hiểu là một tập hợp Y của các đối tợng (các biến) A, B, C trong đó xác định hai phép tính logic cộng (+) và nhân (.) Các biến logic có haitrạng thái: có hoặc không, mệnh đề đúng hoặc sai Khi trạng thái của đối tợng là có

ta gán cho biến logic biểu diễn nó giá trị quy ớc là 1 và ký hiệu là A, còn khi trạngthái của đối tợng là không ta gán cho nó giá trị quy ớc 0 và ký hiệu là A

Giữa các biến logic, ngời ta định nghĩa ba phép toán cơ sở:

- Phép phủ định (phép đảo) logic đối với một biến logic A nào đó là khi tác

động phép toán này A sẽ nhận giá trị đảo của giá trị ban đầu và ký hiệu là A

- Phép cộng logic (phép hoặc) đợc ký hiệu bằng dấu "+"

Ví dụ A + B là phép cộng giữa hai biến logic A và B, mỗi biến đợc gọi làmột số hạng và kết quả gọi là một tổng

- Phép nhân logic (phép và) đợc ký hiệu bằng dấu "." Ví dụ A.B là phépnhân giữa hai biến logic A và B, mỗi biến đợc gọi là một thừa số của phép nhân,kết quả gọi là tích số Có thể dùng giản đồ Venn trong ký thuyết tập hợp (xem hình3.1) để biểu diễn mô tả ba phép toán logic vừa nêu

Một trạng thái của đối tợng nào đó luôn luôn có thì biến logic biểu diễn nóluôn ở giá trị 1, còn khi trạng thái của đối tợng luôn luôn không có, giá trị logiccủa nó luôn là 0 Ta nhận đợc trong tập hợp này hai hằng số 1 và 0

3.1.2 Các tính chất quan trọng của tập hợp các biến logic.

Khi thực hiện ba phép toán cơ bản lên các biến logic, ta nhận đợc một kếtquả đợc gọi là hàm logic (hàm trạng thái) Khi hàm logic nhận đợc là do từ nhiềucách tác động của phép toán logic khác nhau ta gọi là chúng tơng đơng nhau và kýhiệu bằng dẫu "=" giữa các kết quả này

3.1.3 Các hàm logic sơ cấp.

1 Nhóm các hàm 1 biến Y(A) gồm 4 hàm cơ sở.

Y1 = 0 (A luôn bằng 0) Y0 = Y3 = A (hàm bù của A - NOT)

Y2 = 1 (A luôn bằng 1) Y4 = A (hàm lặp của A - YES)

Ký hiệu quy ớc của Y3 và Y4 cho trên hình 3.2

Hình 3.2 Ký hiệu quy ớc hàm NOT và yes

2) Nhóm các hàm 2 biến Y (A,B) cho trên bảng 3.1

Bảng 3.1 Các hàm hai biến cơ bản

Biến A 0 0 1 1 Biểu thức đại Tên gọi tiếng Tên Ký hiệu

B A

Y7 = + Không đồng trị EX-OR

B A

B A

Có 4 hệ hàm đầy đủ

a) Hệ bao gồm các hàm Y0 = A; Y1 = A.B và Y2 = A + B

b) Hệ chỉ dùng hàm Y3 = A.B (NAND)

c) Hệ chỉ dùng hàm Y4 = A + B (NOR)

d) Hệ gồm hai hàm Y7 = A ⊕ B và Y5 = A.B (hoặc Y6 = A B)

3.1.4 Phơng pháp biểu diễn hàm logic và tối thiểu hàm logic

1 Biểu diễn hàm logic bằng bảng chân lý.

Hàm logic có thể biểu diễn ở dạng một bảng liệt kê các giá trị có thể củabiến và giá trị tơng ứng của hàm gọi là bảng chân lý (hay bảng trạng thái) giống

nh bảng 3.2 Nh vậy với hàm hai biến ta có bảng gồm 3 cột và 4 dòng, với hàm 3biến ta có bảngchân lý gồm 4 cột và 23 = 8 dòng (tơng ứng với mọi trạng thái tổhợp biến có thể có)

2 Biểu diễn hàm logic bằng biểu thức.

Khái niệm về MAXTERM (Mactec Mi) và MINTERM (Mintec mi) Phơngpháp biểu diễn hàm logic bằng biểu thức giải tích có hai dạng cơ bản:

- Dạng tổng các tích các biến, mỗi số hạng của tổng chứa đủ mặt các biến

đ-ợc gọi là một mintec ký hiệu là mi

- Dạng tích các tổng các biến, mỗi thừa số của tích chứa đủ mặt các biến đợcgọi là 1 mactec ký hiệu là Mi (chỉ số i tính trong hệ mời)

Bảng các mi và Mi của hàm 2 biến Y(A,B), hàm 3 biến Y (A,B,C) và hàm 4biến Y (A, B, C, D) đợc giới thiệu trên bảng 3.3 a, b, c

Ta cần chú ý, trong bảng 3.3 khi biến có giá trị bù (trị 0) ta ký hiệu là A, cònkhi biến ở dạng trực tiếp (nhận giá trị 1) ta ký hiệu tơng ứng là A Trong cùng mộthàng của bảng 3.3 a,b hay c; tổng chỉ số mi và Mj này luôn bằng (2k - 1) trong đó

k là số biến của hàm cặp mi và Mj này (i + j = 2k -1) đợc gọi là cùng tên nhau, ví dụtrong bảng 3.3 b cặp m4 và M3 hay cặp m6 và M1

¸p dông c«ng thøc (3.9) ta cã:

(A B)( A B)

B A B A B A B A

HoÆc cã thÓ viÕt díi d¹ng mactec:

( )2 , 1 M M

M

Y7 = 2 1 = ∏

ë ®©y c¸c mintec vµ mactec tham kh¶o trong b¶ng 3.3a

3 BiÓu diÔn hµm logic b»ng ph¬ng ph¸p h×nh häc (b×a c¸c n«)

ABCm7

c 4 biến

Hàm logic k biến đợc biểu diễn thành một bảng có 2k các ô vuông (mỗi ô

t-ơng ứng với một mintec mi của hàm) Các tổ hợp biến phải xếp theo thứ tự là 2 ô (2mintec) kề nhau chỉ đợc phép có 1 biến khác trị số Hình 3.3 đa ra bìa các nô củacác hàm logic từ 2 tới 4 biến

Cách gán giá trị của bìa các nô: ô nào ứng với giá trị mintec mi = 1 thì gángiá trị 1 vào nó, còn ô nào có trị mi = 0 thì bỏ trống, khi đó biểu diễn đợc bìa cácnô của một hàm logic nào đó đã cho trớc, nh các ví dụ trên hình 3.5 tơng ứng Cần

lu ý bên mép trái của hàng và phía trên của cột ghi các trị số giá trị của biến và kýhiệu biến tơng ứng theo đúng trật tự quy định để tránh nhầm lẫn (nh trên hình 3.3)

Nh vậy, khi lập bìa các nô cho một hàm logic nào đó ta cần thực hiện các ớc:

b-+ Lập bìa các nô ứng với số biến của hàm đã cho, chú ý hai ô kề nhau trongbìa phải có khoảng cách từ mã nhị phân là tối thiểu (khác nhau chỉ có một giá trịnhị phân)

+ Sau khi đã đủ các ô trống (đúng qui tắc) các mintec mi có mặt trong biểuthức của hàm sẽ đợc điền 1 vào vị trí của ô tơng ứng trong bìa, nghĩa là trong biểuthức của hàm có bao nhiêu số hạng mi sẽ có đủ bấy nhiêu ô có trị 1 trong bìa cácnô

Hình 3.5 Cách biểu diễn hàm logíc bằng bìa các nô

Chú ý: Khi lập bìa các nô, ta phải chú ý đến trật tự các con số trong cách biểudiễn công thức và trong bìa các nô phải nh nhau

7Y7= AB+ AB Y8= AB+ A B F= ABC+ ABC+ ABC+ ABC

Hình 3.3: Bìa các nô của hàm logic

3.1.5 Rút gọn (tối thiểu hoá) hàm logic.

Bài toán kỹ thuật liên quan tới hàm logic rất đa dạng Vấn đề cần quan tâm

là làm cách nào để dễ dàng giải bài toán nhờ các mạch điện tử có số phần tử logicsơ cấp ít nhất Bởi vì, những mạch càng ít linh kiện càng dễ đạt tới tối u, có độ tincậy và độ chuẩn hoá cao, linh kiện sẵn có trên thị trờng Vì vậy, ta cần phải rút gọnhàm logic Có hai cách rút gọn hàm logic thông dụng là rút gọn bằng giải tích vàrút gọn bằng bìa các nô

1 Phơng pháp rút gọn bằng giải tích dựa trên các tính chất của đại số

logic, các hệ thức đã biết (3.1) đến (3.11); khi số biến ligic không nhiều biểu thứcgiải tích của hàm đợc biến đổi trực tiếp

- Số các ô vòng lại phải bằng 2n (n là số nguyên 0,1,2,3 )

- Hai hay nhiều ô nằm ở 2 mép của bìa tính theo hàng hay theo cột cũng đợccoi là kề nhau

- Một hoặc vài ô có trị 1 có thể tham gia vòng nhiều lần vào các nhóm khácnhau (nhóm độc lập, không chứa nhau)

- Không đợc thực hiện vòng các ô, mà sau khi vòng ô lớn có đợc, lại chứanhau hay chứa tất cả các ô con đã đợc vòng từ trớc đó

Để làm rõ quy tắc ta nêu vài ví dụ minh hoạ

Ví dụ 1: Hãy rút gọn hàm Y(A,B,C)= ABC + ABC+ ABC+ ABC

Hàm Y có bìa các nô cho trên hình 3.5 gồm 4 ô có trị 1 ứng với các mintecm3,m5,m6 và m7 Thực hiện vòng m3 với m7, m6 với m7 và m5 với m7 ta đợc 3 ô mới

ký hiệu tơng ứng là X1, X2 và X3 các ô này có giá trị:

Khi tối giản bằng bìa các nô, mức độ tối giản hàm logic phụ thuộc vào việcghép các ô lớn Do đó, tối giản bằng bìa các nô có thể cho kết quả rút gọn cha tối -u.

3.2 các cổng logic cơ bản 3.2.1 Cổng thực hiện phép công logic (cổng or)

Biểu thức logic thực hiện chức năng hoặc:

YOR = A + B (3.12) Bảng trạng thái, biểu thức hàm, các ký hiệu quy ớc của cổng OR hai đầuvào cho trên hình 3.7a,b

9

AB CD00011110001m

Hình 3.7: Cổng hoặc (OR) a) Bảng chân lý; b) ký hiệu

A

ABC000111

1001 mHình 3.5 Rút gọn hàm theo ví dụ 1611 m31 m71 m5

Ta nhận xét là:

YOR = 1 khi có bất kỳ đầu vào nào của nó có trị 1

YOR = 0 chỉ khi tất cả các đầu vào có trị 0

YOR = 1 khi tất cả các đầu vào có trị 1 tức là có tính chất

A + B + + N = 1 + 1 + + 1 = 1

Ví dụ một vài dạng mạch điện tử số thực hiện hàm OR đợc cho trên hình3.8a,b Khi A = 1 hoặc B = 1 hoặc A = B = 1 (tơng ứng với mức điện áp lớn hơn +3V) ta nhận đợc Y = 1 (ứng với mức điện áp lớn hơn + 2,4V) Còn khi A = B = 0(mức điện áp gần 0V) cổng ra ở mức nhỏ hơn 0,7V (Y =0)

ở mạch hình 3.8b, T1 và T2 là 2 tranzitor tại hai cổng ra của 2 vi mạch số,chế tạo theo công nghệ logic ghép emitơ (logic không bão hoà - ECL) Khi đấu hai

đầu ra của chúng với nhau ta đợc Y = A + B Khi sử dụng loại ECL có thể chỉdùng một IC với hai cổng vào A và B và 2 cổng ra trong đó có một cổng ra thựchiện hàm Y (cổng ra còn lại thực hiện hàm Y )

3.2.2 Cổng thực hiện phép nhân logic (cổng and)

Biểu thức thực hiện chức năng và:

YAND = A.B (3.13) Bảng trạng thái, ký hiệu quy ớc của cổng AND 2 cổng vào cho trên hình 3.9

Ta có nhận xét là:

YAND = 1 chỉ khi tất cả các cổng vào có giá trị logic 1

YAND = 0 khi có ít nhất một cổng vào có giá trị 0

A B

Y=A+B

R -12V

0V

3V

+5V Y=A+B

Mạch điện tử số thực hiện hàm YAND

Hình 3.10 đa ra mạch điện tử số thực hiện hàm AND Khi có một đầu vàonào đó ở mức điện áp thấp, điôt tơng ứng với đầu vào này sẽ dẫn điện, khi đó điện

áp ở cổng ra (khi không tải) sẽ ở mức thấp bằng giá trị điện áp thuận rơi trên điôt(0,7V với loại điôt Si) Còn khi tất cả các cổng vào đều ở mức điện áp cao các điốt

đều không dẫn điện làm giảm áp trên điện trở R nhỏ, Y đầu ra ở mức điện áp cao.Chú ý rằng khi mắc Rtải ở tại cửa ra, R và Rtải hình thành một bộ chia áp điện trởkhi A = B = 1, khi đó cần đảm bảo điều kiện của mức ra cao nhỏ nhất (ví dụ là 2V)

Ví dụ tính cho R = 3,9kΩ

V2RRK9,3

V12R

RR

E

tai

tai tai

0 min

+

=+

=

hay 12V Rtải = 2V (3,9K + Rtải)

Suy ra điều kiện đối với tải mắc vào cổng là Rtải min = 780 Ω

Cũng nh cổng OR, việc thực hiện bằng các mạch điện tử số cổng ANDkhông đợc thuận lợi vì lý do công nghệ

3.2.3 Cổng thực hiện hàm đảo (phủ định logic - not)

1 Nguyên lý cổng thực hiện hàm đảo.

Bảng chân lý, ký hiệu quy ớc của cổng NOT (đợc cho trên hình 3.11)

Nh vậy cổng NOT luôn luôn chỉ có

một đầu vào và một đầu ra với giá trị biến

vào và hàm ra luôn là giá trị đảo của nhau

Khi ghép liên tiếp hai cổng NOT ta sẽ nhận

3.3 các cổng logic khác 3.3.1 Cổng thực hiện hàm logic hoặc đảo (cổng NOR)

1 Nguyên lý cổng thực hiện hàm hoặc đảo.

Biểu thức thực hiện cức năng cổng hoặc đảo

BA

YNOR = + (3.15)Bảng chân lý, ký hiệu quy ớc của một cổng NOR có hai đầu vào (hình3.13a,b,c)

BiếnHàmAA011 0

2 Mạch điện thực hiện hàm NOR

Mạch hình 3.14 là sự ghép nối tiếp cổng OR hình 3.8a và cổng NOT hình3.12a theo ký hiệu tơng đơng hình 3.13c vừa nêu trên

3.3.2 Cổng logic thực hiện hàm và - đảo (cổng NAND)

1 Nguyên lý cổng thực hiện hàm và đảo.

Biểu thức thực hiện chức năng cổng và - đảo

B A

YNAND = (3.16)Bảng chân lý, ký hiệu quy ớc của một cổng NAND hai đầu vào (hình3.15a,b), ký hiệu tơng đơng của cổng NAND (hình 3.15c)

13

Hình 3.13: Cổng hoặc đảo (NOR)

a Bảng chân lý; b ký hiệu; c Ký hiệu tơng đơng OR - NOT

b

A

B YNAND = A B

A B

c

B A

YNAND =Biến vàoHàm raAB001011101110

a

B A

YNAND =

Ta có các nhận xét sau:

- YNAND = 0 chỉ khi tất cả các đầu vào của cổng NAND ở mức cao (A = B =1)

- YNAND =1 khi có ít nhất một đầu vào của cổng NAND ở mức thấp

- Có thể xem cổng NAND nh là ghép nối tiếp một cổng AND với một cổngNOT (xem hình ký hiệu tơng đơng hình 3.15c)

2 Mạch điện tử số thực hiện các cổng NAND

Mạch điện hình 3.16 mô tả cấu trúc cổng NAND DTL nhờ cách ghép nốitiếp cổng AND hình 3.10 với một cổng NOT hình 3.12a thực hiện theo cấu trúc môtả bởi hình 3.15c

+

Bảng chân lý của hàm đợc giới thiệu trên hình 3.17a Sơ đồ mạch điện hàmnày đợc vẽ trên hình 3.17b.

Từ bảng chân lý hình 3.17a ta thấy nó gần giống bảng chân lý của cổnghoặc, chỉ khác là ở đây khi hai cổng vào cùng 1 thì đầu ra bằng 0 Cổng EX-NOR

sẽ có đầu ra bằng 1 khi các trạng thái đầu vào có số lẻ các số 1 Vì vậy có thể xem

là một mạch phát hiện các bít lẻ Cổng này còn có tên gọi khác là cổng khác dấu;khi hai đầu vào có giá trị giống nhau đầu ra có giá trị là 0 còn khi đầu vào có giátrị khác nhau đầu ra có giá trị là 1

Từ biểu thức (3.17) ta có thể xây dựng cổng này từ các cổng và, hoặc, không

B

Y

+

3.4.1.Thiết kế chuyển đổi từ mạch tiếp điểm thành mạch không tiếp

về là mạch tự duy trì khi đầu ra lên mức cao

Hình 34.1 c có nút nhấn thờng kín mắc nối tiếp với nút nhấn thờng hở và tiếp

điểm tự duy trì Mạch logic đợc thực hiện bằng cổng và với hai nút nhấn kín và hởtrung thực nh mạch tiếp điểm (hình 34.1 d) Mạch logic cũng có thể đợc thực hiệnbằng hai nút nhấn thờng hở nh hình 34.1 e Mạch logic có thể đợc thực hiện bằngmột số phần tử khác ví dụ dùng trigơ chẳng hạn

Các điện trở đợc mắc tới các cổngvào của IC là cần thiết vì các loại IC sốkhông đợc để hở các chân vào, khi đó IC rất nhậy với nhiễu

Hình 34.2, 34.3, 34.4 giới thiệu một số sơ đồ ví dụ chuyển đổi từ mạch tiếp

điểm sang mạch không tiếp điểm

3.4.2 Thiết kế sơ đồ logic từ lu đồ thuật toán

Khi đã có mạch tiếp điểm, chuyển đổi thành mạch không tiếp điểm thực hiệnbằng các mạch mẫu điển hình ví dụnhững mạch trên hình 34.1

3

Tìm kiếm mạch tổ hợp

logic thực hiện chức

năng mỗi khối hoặc

tính toán về logic đối

với mỗi khối

3 áp dụng các ph ơng pháp sau đậy:

Bảng chân líBìa Cácnô

Sử dụng catalô và bảng tra cứu các mạch tích hợp

4

Biểu diễn chuẩn hoá 4

loại sơ đồ trên

4 Theo chức năng, lựa chọn mạch tích hợp và kết quả áp dụng các ph

ơng pháp giải, thiết lập các sơ đồ khác nhau

Hình 34.4 Chuyển đổi mạch khởi động đổi nối sao tam giác

bằng tiếp điểm thành mạch logic

Khi thiết kế mạch logic cho các bài toán công nghệ thờng đợc tiến hành theothiết kế 4 loại sơ đồ sau:

Thiết kế sơ đồ mạch giao diện đầu vào

Biểu diễn sơ đồ mạch logic

Sơ đồ giao diện mạch động lực

Sơ đồ mạch động lực

Nguyên tắc chung

Ví dụ: thiết kế mạch logic cho tủ sấy bằng điện trở

Nhiệm vụ thiết kế:

Công suất sợi đốt 20 kW đợc điều chỉnh nhiệt độ bằng bộ ổn nhiệt (S3)

Chạy và dựng nhờ các nút nhấn:

Sơ đồ khối logic điều khiển

B - Điều khiển mạch công suất

Hình 34.6 Sơ đồ khối mạch logic mạch ổn định nhiệt độ

S1S2A000111100001010110

A = S1 S2 + A S2A= S2 (S1 + A)

S1 = 0 không nhấn nút

S1 = 1 nhấn nút

S2 = 0 nhấn nút

S2 = 1 không nhấn nút

Sơ đồ mạch thực hiện.

3.5 Một số ứng dụng điều khiển logic

3.5.1 Điều khiển thang máy.

Hình 35.1 vẽ sơ đồ mạch tự động điều khiển thang máy bằng mạch logic không tiếp điểm

Các phần tử trong sơ đồ bao gồm:

Các côngtăctơ lên (L) xuống (X) đóng điện cho động cơ theo chiều chuyển

động của buồng thang chạy lên và chạy xuống Các phần tử logic 2, 6, 8, 12, 15,

16, 29, 26, 32, 36 là các phần tử và (AND); các phần tử 7, 11, 13, 18, 27 là các phần tử hoặc (OR); các phần tử 5, 14, 17, 23, 28 là các phần tử đảo; 9, 19, 21, 33

là các phần tử lặp; 25, 30, 35 là các phần tử cấm; 37 - trễ thời gian; 10, 22 - khuếch

đại; BA1 - BA3 các biến áp vào; M1 - M3, stop - các nút nhấn điều khiển; CB1 - CB3 - các cảm biến báo vị trí buồng thang ở các tầng tơng ứng; CT1 - CT6 - các công tắc hành trình ở các cửa tầng; RN - tiếp điểm rơle nhiệt của động cơ

Sơ đồ cho phép thang máy hoạt động ở nhà ba tầng, nó cho phép chuyển động

từ bất kì tầng nào tới tầng cần đến

Hình 34.6 Sơ đồ mạch ổn định nhiệt độ bằng các cổng logic

Để thuyết minh, ví dụ thang máy đang ở tầng 1 tín hiệu từ BA1 qua nút nhấn CB1 đa tín hiệu tới phần tử 12 và 26, còn tín hiệu của các phần tử 5, 14, 28, 23, 17

đa tới đầu vào các phần tử 6, 15, 29, 16, 8 và tới 29 Nếu các tiếp điểm CT1 - CT6

đợc đóng, và RN không hở đa tín hiệu chờ tới 8, 16 Tiếp theo tín hiệu cha có

Khi nhấn nút M2 (lệnh cho thang máy lên tầng 2tín hiệu từ BA1 qua M2 đa tới các phần tử 12, 13, 6, 7, 8, 9 tới khuếch đại 10, ra lệnh đóng côngtăctơ L thang máy chuyển động theo chiều đi lên Lúc này đồng thời tín hiệu tới các phần tử 2,

30, 14

Tới tầng 2 cảm biến CB2 tác động, tín hiệu từ BA1 đa qua 32, 27, 28, lúc đó xóa tín hiệu từ 29, 8, 9 và kĐ 10 cắt côngtăctơ L

Từ phần tử 27 tín hiệu với trễ thời gian (qua phần tử 37) đủ để cắt côngtăctơ

L, đa qua phần tử lặp 33 đa tới phần tử cấm có nhớ 30, kéo theo cắt tín hiệu từ các phần tử 32, 27, 37 và 33 sơ đồ trở về trạng thái ban đầu Hoạt động tơng tự cho tr-ờng hợp thang máy chuyển động tới các tầng khác

Để chuyển động theo chiều buồng thang đi xuống tín hiệu đợc đa tới khuếch

đại 22 để đóng côngtăctơ X

Trong sơ đồ có xét tới các liên động loại trừ khả năng hai côngtăctơ cùng

đóng đồng thời (bằng các phần tử 8, 23, 16 và 16, 17, 8), cấm buồng thang rơi

xuống khi chuyển động lên nhờ các phản hồi của các phần tử 8, 7, 8 và 16, 19, 18,

16

3.4.2 Mạch logic điều khiển truyền động ăn dao máy mài

Hình 35.2 giới thiệu sơ đồ mạch logic điều khiển truyền động ăn dao máy mài

3

2 12 25 30 35

13 26 32 36