Đề cương kỹ thuật xung số pps

Mạch này chỉ cho phép trừ hai số nhị phân 1 bit mà không thực hiện việc trừhai số nhị phân nhiều bit.* Bộ trừ toàn phần FS – Full subtractor Mạch có sơ đồ khối và bảng trạng thái mô tả h

Đề cương kỹ thuật xung số - B3DT1

mục lục

Câu 1: các định lý cơ bản của đại số Boolean 2

Câu 2 : các công thức loogic cơ bản 3

Câu 3: đơn giản biểu thức 4

Câu 4: thiết kế mạnh logic 6

Câu 5 các mạnh mã hóa 10

Câu 6: các mạch giải mã 13

Câu 7: mạch hợp kênh và phân kênh 15

Câu 8: Các mạch số học 18

Câu 9: Các mạch Flip - Flop cơ bản 24

Câu 10: các loại mạch đếm 32

Câu 11: mạch chốt và ghi dịch 38

Câu 12: bộ biến đổi DAC 42

Câu 13: bộ biến đổi ADC 45

Câu 14: mạch tạo xung dùng 2 cổng NAND 53

Câu 15: Mạch tạo xung dùng IC 555 54

Câu 1: các định lý cơ bản của đại số Boolean

Câu 2 : các công thức loogic cơ bản

+ phép cộng logic - hàm hoặc (OR)

Y = X1 + X2

Câu 3: đơn giản biểu thức

* trường hợp xây dựng hàm logic theo phương pháp giải tích:

- ta áp dụng các định luật của đại số logic để đơn giản hàm logic sao cho hàm cuốicùng là tối giản, thực hiện hàm cần ít phần tử logic cơ bản nhất

*trường hợp xây dựng hàm logic từ bảng karnaugh

- ta hãy ghép các minterm ứng với f1 = 1 (các ô có số 1) ở các ô kề nhau theo hàngngang hoặc hàng dọc và ghép các ô bằng 1 nằm đối diện nhau trong bảng như cácđường khoanh vòng tròn trong hình 1 các minterm được ghép như vậy nhất định sẽ

có thừa số chung và sẽ đơn giản được 1 biến bù nhau

0 1

1

1 1

AB

00 01 11 10

1

1 1

AB

00 01 11 10

Câu 4: thiết kế mạnh logic

- để thiêt kế các logic tổ hợp ta thực hiện các bước sau:

+, B1 : từ yêu cầu chức năng ta lập bảng chân lý của hàm logic

+ b2 : từ bảng chân lý ta suy ra các phương trình logic bằng phương pháp mintonhoặc matrix

+, b3 tối giảm hàm logic có thể

+, b4 từ hàm logic ta có thể thiết kế được mạch logic bằng phần tử logic cơ bản

1 ví dụ 1 : xây dựng mạch so sánh 2 số A B : A = B Thì C = 1, A ≠ B thì C = 0

ta có bảng chân lý như hình dưới :

0101

0011

1001

- từ bảng chân lý ta tìm được phương trình logic như sau:

C = + AB

Ở đõy ta dựng phương phỏp giải tớch: lấy tổng cỏc minterm ứng với C = 1

sơ đồ logic như sau:

- bộ tổng toàn phần ( full adder : FA)

- mạch hiệu bỏn phần ( half Subtractor)

- mạch hiệu toàn phõn

Trong nhà có 3 công tắc điện A,B,C chủ nhà muốn:

+ Đèn L sáng khi 3 công tắc A,B,C đều mở;

+ Đèn L sáng khi Avà B đóng còn C hở

Hãy dùng các cổng NAND để thiết kế mạch điện thjeo yêu cầu trên

Giải:

 Gọi các trạng thái đóng của các công tắc là 1, hở là 0 ;

Trạng thái sáng của bóng đèn là 1, tắt của bóng đèn là 0

 Vậy ta có ta có hệ thức boole nh sau:

5V 5V 5V

Cho mạch điện sau, hãy thành lập bảng chân lý và hệ thức boole?

- Một tổ hợp số nhị phân gồm 4 bít sẽ có 16 trạng thái của tổ hợp biến, hãy xây dựng

một mạch điện để xác định các con số từ 0000 đến 1001 là mã số BCD - còn các con

= A.B.C + A.B.C + A.B.C + A.B.C + A.B.C

= A.B.(C + C) + A.B (C + C ) + A.B.C = A.B + A.B + A.B.C

= A(B + B) + A.B.C = A + A.B.C

Tõ hÖ thøc boole ta cã m¹ch ®iÖn nh sau:

* chuyển từ mã thập phân sang mã BCD (Encoder)

- thiết bị có 10 lối vào L0  L9 ứng với các số từ 0  9 của hệ 10 và lối ra A,,B,C,Dứng với 1 từ nhị phân 4 bít Sơ đồ khối như hình sau:

4 B

2 A 1

Hình 1: Sơ đồ khối mạch chuyển mã

Ta có bảng chuyển đổi mã như bảng 2 khi ấn phím thập phân Lx tức là đưa nó lênmức 1 thì lối ra BCD hiện lên từ nhị phân biểu diễn số Lx đó

001

000

000

000

000

000

000

000

1000000

0100000

0010000

0001000

0000100

0000010

0000001

* chuyển từ mã nhị phân sang mã Gray.

- mã nhị phân đưa vào lối vào A0,A1,A2,A3 lối ra nhận được mã Gray G0.G1,G2,G3 sơ

đồ khối như hình sau

0011001100110011

0101010101010101

0000000011111111

0000111111110000

0011110000111100

0110011001100110

* Chuyển từ mã nhị phân sang mã bù 2 nhị phân

- ta có bảng chân lý như sau:

0000111100001111

0011001100110011

0101010101010101

0111111110000000

0111100001111000

0110011001100110

0101010101010101

- bảng chân lý cho trên bảng sau Trong đó A,B,C,D là các đầu vào nhị phân L0…L9

biểu diễn các thập phân từ 0  9 mỗi Li = 1 một lần ở đường chéo bảng, còn lại bằng

0101010101

1000000000

0100000000

0010000000

0001000000

0000100000

0000010000

0000001000

0000000100

0000000010

0000000001

 Từ bảng chân lý ta suy ra hàm logic lối ra:

*giải mã BCD sang mã 7 đoạn

- mã nhị phân BCD được chuyển sang thập phân và hiển thị các số thập phân bằng

ma trận 7 đoạn 7 đoạn sáng này có thể là led ( hoặc tinh thể long) ứng với mỗi tổhợp xác định các thanh sáng sẽ hiển thị cho ta một chữ số trong hệ 10

- bảng chân lý quan hệ giữa lối vào nhị phân A,B,C,D và lối ra là các tổ hợp thanhsáng từ a đến g hiển thị các số của hệ 10 từ 0  9 trong bản sau:

010101010

101101011

111110011

110111111

101101101

101000101

100011101

001111101

1 0 0 1 1 1 1 0 0 1 1

- nhìn vào bảng chân lý ta thấy rằng giá trị của 7 hàm a … g có giá trị là mức 1 quánhiều.để đơn giản hàm logic ta viết biểu thức dưới dạng các hàm  có giá trịmức 1 tức a g có giá trị mức 0

* giải mã johnson sang thập phân.

- giả sử dùng 1 tổ hợp 5 bít mã Johnson để giả mã ra 10 số của hệ 10 từ 0 9 ta đượcbảng chân lý như sau:

Câu 7: mạch hợp kênh và phân kênh

* mạch hợp kênh

- hợp kênh là một sơ đồ logic tổ hợp nhiều lối vào và 1 lối ra duy nhất nó làm nhiệm

vụ chọn lọc và truyền số liệu từ một trong những lối vào để đưa ra Các lối vào ra của

bộ hợp kênh gồm có:

+ các lối vào số liệu

+ các lối vào điều khiển

- tùy theo tổ hợp các giá trị lối vào điều khiển, sẽ là lệnh cho số liệu ở lối vào nàođược truyền ra lối ra nếu số lối vào điều khiển s tối thiểu là S = log2n ví dụ xây dựng

bộ hợp kênh 8 lối vào 1 lối ra, như vậy sẽ cần 3 lối vào là A,B,C như hình sau:

WLối ra

- ta có thể xây dựng bảng chân lý cho hợp kênh này trên bảng sau:

d0 X

d2

xxxxx

xxx

d3

xxxx

xxxx

d4

xxx

xxxxx

d5

xx

xxxxxx

d6

x

xxxxxxx

W = d0 + Ad1 + Bd2 + ABd3 + Cd4 + Cd5 + BCd6 + ABCd7

- từ phương trình ta nhận thấy, để thiết kế bộ hợp kênh này ta cần dùng 8 mạch AND

4 lối vào và 1 mạch OR 8 lối vào và 4 cửa ĐẢO như hình vẽ sau:

ví dụ : ta xét bộ phân kênh 1 lối vào , 4 lối ra như vậy cần 2 đầu điều khiển sơ đồkhối trên hình sau:

1

1

101

000

D00

0D0

00D

- Từ bảng chân lí ta viết được hàm logic:

* Bộ bán tổng (HA – Half Adder)

- Bộ bán tổng thực hiện cộng 2 số nhị phân 1 bit

Quy tác cộng như sau:

Trong đó a, b là số cộng, s là tổng, c là số nhớ

Bảng trạng thái mô tả hoạt động của mạch và phương trình logic :

Mạch cộng này chỉ cho phép cộng hai số nhị phân 1 bit mà không thực hiệncộng hai số nhị phân nhiều bit.

Từ bảng trạng thái mô tả hoạt động của mạch ta viết được phương trình logic:

Lập bảng karnaugh và tối thiểu hoá, ta có:

Bộ bán trừ thực hiện trừ 2 số nhị phân 1 bit.

Quy tắc trừ như sau:

Trong đó a là số bị trừ, b là số trừ, D là hiệu, B là só mượn Bảng trạng thái:

Phương trình logic:

Mạch này chỉ cho phép trừ hai số nhị phân 1 bit mà không thực hiện việc trừhai số nhị phân nhiều bit.

* Bộ trừ toàn phần (FS – Full subtractor)

Mạch có sơ đồ khối và bảng trạng thái mô tả hoạt động như tren:

Trong đó: Bn-1: Số mượn của lần trừ trước đó

Bn: Số mượn của lần trừ hiện tại

Dn: Hiệu số hiện tại

Lập bảng Karnaugh và tối thiểu hoá, ta có:

Có hai cách thực hiện bộ trừ toàn phần theo biểu thức logic đã tìm được: hoặcthực hiện trực tiếp (hình 4.44) hoặc sử dụng HS để thực hiện FS (hình 4.45)

Từ bộ cộng toàn phần, ta xây dựng mạch cộng hai số nhị phân nhiều bit bằng hai phương pháp: Nối tiếp và Song song.

Phương pháp nối tiếp:

Thanh ghi A chứa số A: a3, a2, a1, a0

Thanh ghi B chứa số B: b3, b2, b1, b0

Thanh ghi S chứa số S: s3, s2, s1, s0

Nhược điểm của phương pháp này là thời gian thực hiện lâu

Phương pháp song song:

Để khắc phục nhược điểm đó, người ta dùng phương pháp cộng song song

Do tín hiệu điều khiển Ck (điều khiển cộng) đồng thời nên thời gian thực hiệnphép cộng nhanh hơn phương pháp nối tiếp, song do số nhớ vẫn phải chuyển nối tiếpnên sẽ ảnh hưởng tốc độ xử lý Vì vậy người ta cải tiến mạch trên thành mạch cộngsong song với số nhớ nhìn thấy trước (mạch cộng nhớ nhanh)

Bằng cách dựa vào sự phân tích mạch cộng toàn phần như sau:

Đõy chớnh là cơ sở tớnh toỏn để tạo ra số nhớ c1, c2 , c3 tuỳ thuộc an, bn nờn lỳc

đú sẽ tỡm được Sn Trờn thực tế người ta đó chế tạo ra cỏc vi mạch cộng nhớ nhanh, vớ

Theo cách làm việc ta có: Flip Flop đồng bộ và không đồng bộ

+ Flip-Flop không đồng bộ thì vẫn hoạt động đợc khi không có xung đồng

bộ

+ Flip - Flop đồng bộ các tín hiệu điều khiển chỉ điều khiển đ ợc Flip - Flopkhi và chỉ khi có xung đồng bộ Loại này có đồng bộ thờng và đồng bộ chủ tớ,

- Xung đồng bộ đợc ký hiệu CLK, CK, CP

* Mạch flip- flop cơ bản kiểu RS.

Là 1 mạch điện đợc xây dựng từ các cổng logic, nó gồm 2 đầu vào và 2 đầu ra.Trong đó 2 ngõ ra bao giờ cũng bổ túc nhau (Q = 0,Q = 1 và ngợc lại)

1 Mạch Flip - Flop cơ bản dùng cổng NAND:

= 0 đã hồi tiếp đến đầu vào N 1 cho nên mạch duy trì trạng thái 1 mà không trở lạitrạng thái 0.

Giả sử Flip - Flop ở trạng thái 1(Q = 1, Q = 0), ta đa một xung âm đến đầu vào

R mạch sẽ chuyển trạng thái từ 1  0 Vì R = 0 sau thời gian truyền đạt thì đầu ra Qchuyển từ 1  0, Q chuyển từ 0  1 Vậy Flip - Flop đã chuyển trạng thái từ 1 sangthái 0 Lúc này dù mất tín hiệu đầu vào R thì đầu ra Q = 0 đã hồi tiếp đến đầu vào N2

cho nên mạch duy trì trạng thái 0 mà không trở lại trạng thái 1

* Vì tín hiệu đầu vào S thích hợp Flip - Flop ở trạng thái 1

tín hiệu đầu vào R thích hợp Flip - Flop ở trạng thái 0

Cho nên S thờng đợc gọi là đầu vào Set (đặt), và R là đầu vào xoá (Reset)

+ Không cho phép đồng thời đa tín hiệu vào cả R và S (R = S = 0) vì theo đặctính cổng NAND khi R = S = 0 thì Q và Q đồng thời = 1nên Flip - Flop không phảitrạng thái 0 cũng không phải trạng 1 do đó không phải là phần tử nhớ, không tồn tạiFlip - Flop

* Mức tác động của Flip - Flop:

- FF mà ta vừa xét thì Q là đầu ra chính (Q theo S)  Q = 1 khi S = 0 bởi vậy

đây là loại FF tác động ở mức thấp,

b Flip - Flop RS dùng các phần tử NOR:

2 Flip - Flop RS tác động bởi xung đồng hồ (clock pulse).

- Trạng thái của các ngõ ra của FF RS đã xét ở trên thay đổi theo tổ hợp cáctrạng thái của ngõ vào nh đã trình bày ở bảng sự thật Điều này không thuận tiện bởivì ta muốn khống chế trạng thái ở các ngõ ra của FF một cách có trật tự, hay đồng bộnhau trong một tổ hợp mạch điện Vấn đề trên đợc khắc phục bằng 1 mạch điện nhsau:

Q S

Q

Q

xtuỳ ý

xtuỳ ý 0 khi Ck = 0 thì S và R không

ảnh hởng đến đờng ra

CK

- Nh vậy ta thay đổi CK sẽ thay đổi đợc trạng thái ngõ ra theo các ngõ vào

- Các FF tác động bởi xung CK hay còn gọi là: nảy bằng cạnh lên hay mức cao

nảy bằng cạnh xuống hay mức thấp

Flip - Flop JK có xung đồng bộ

Q S

J

Q S

K CK

4 Flip - Flop loại D có xung đồng bộ:

- Flip - Flop D đợc xây dựng từ 1 FF RS hay JK nhng D đợc đa thẳng vào S(J)còn R(K) đợc lấy từ đầu vào D sau khi đã đảo nh hình vẽ sau:

T CK

TCk

SR

ck

(S)J R(K)

CKD

6 Flip-Flop chủ tớ ( master- slaver)- FF chính phụ.

* FF JK do có mắc mạch hồi tiếp về đầu vào qua 2 cổng AND đã khắc phục đợcnhợc điểm của mạch FF RS nhng nó lại có nhợc điểm là tạo ra sự đu đa vòngquanh(dao động) vì khi xung CK đang còn ở mức cao khi có hồi tiếp từ đầu ra trở

về nó làm cho mạch lại chuyển trạng thái theo 1, vòng đu đa tức là có hiện tợng tựdao động 1 cách khắc phục là ngời ta chọn thời gian tồn tại của CK nhỏ so với thờigian truyền qua 1 cửa, điều này khó thực hiện vì thời gian truyền qua các cửa lànhỏ"dới vài chục ns" để khắc phục nó ngời ta đã đa ra mạch FF MS

* Flip-Flop MS:

- FF MS đợc cấu tạo bởi 2 FF RS, tầng đầu đợc gọi là FF chủ (Master), tầng sau đợcgọi là tầng tớ (slaver)

+ Khi xung CK lên cao tầng chủ giao hoán và chuyển trạng thái logic ở ngõ vào

RS đến ngõ ra Qm, trong lúc đó đối với tầng tớ xung CK đang ở mức thấp nên tầng tớngng làm cho trạng thái ra ban đầu của tầng tớ không thay đổi trong suốt thời gian

có xung CK Trong thời gian có xung CK trạng thái ngõ vào RS phải đợc giữ cố định

nh trớc khi có xung CK

+ Khi xung CK xuống thấp tầng chủ ngng và trạng thái logic ở ngõ vào RSkhông truyền đến Qm và QNm đợc vì vậy ta có thể thay đổi ngõ vào 1 cách tuỳ ý,trong lúc đó đối với tầng tớ thì xung CK đang ở mức cao, nên tầng tớ giao hoán vàchuyển trạng thái ở Qm và QNm đến ngõ ra Q và QN

Nh vậy ở FF MS sự truyền dữ kiện đợc kiểm soát khiến dữ kiện chỉ đợc truyền 1tầng mỗi khi có sự chuyển mức của xung CK

* Mạch điện của FF MS

CK

tầng chủ ng ng tầng tớ giao hoán

tầng chủ giao hoán tầng tớ ng ng

* Ngõ vào trực tiếp: trong nhiều trờng hợp ngời ta muốn áp đặt trạng thái ngõ

ra độc lập với dữ kiện ngõ vào và xung CK, do đó 2 ngõ vào trực tiếp là Pr đặt ớc"Preset" và Clear “CL” xoá , đợc đặt thêm vào nh hình vẽ trên

tr-* Bảng trạng thái của (CK;Pr;CL) ngõ vào trực tiếp:

* FF nảy bằng cạnh xung:

FF nói ở trên thay đổi trạng thái theo ngõ vào khi CK lên cao nên gọi là

FF nảy bằng mức thấp “Level Triggered FF”; nhng thuận tiện hơn là FF nảybằng cạnh “edge Triggered FF “ tức là ngõ ra thay đổi trạng thái theo ngõ vàokhi xung đồng hồ chuyển từ 0  1 và từ 1  0

Khi sự thay đổi đầu ra ứng với xung đồng hồ chuyển từ 0-1 gọi là chuyểntiếp dơng (cạnh dơng) "" (PGT) còn 1  0 gọi là chuyển tiếp âm (cạnh

K QN Q S

J CP

K QN Q S

J CP

K QN Q S

J CP

K QN Q

- Mạch không đồng bộ là kiểu đếm mà ngã ra của Flip - Flop này sẽ là tín hiệu

ngõ vào của xung Ck của Flip - Flop kế tiếp

- Là mạch Modul 16 nên ta sử dụng 4 Flip - Flop JK vì 2N= 16  N = 4 nên ta

có mạch điện nh hình vẽ trên

* Hoạt động:

- Các ngã vào điều khiển JK của Flip - Flop đều đợc đa lên mức cao J = K =1,xung Ck đợc đa tới Flip - Flop A kích ở cạnh xuống, ngã ra Q của Flip - Flop A

đợc đa làm xung Ck kế tiếp cho Flip - Flop tiếp theo Mh vậy mạch đếm từ 0000

đến 1111 và sau 16 xung Ck mạch tự động đếm từ số đếm đầu tiên

* Giản đồ thời gian sau:

* Hoạt động đợc diễn tả bằng bảng trạng thái:

+ Mặt khác: Ta đã biết với FF chủ tớ thì tầng chủ giao hoán Khi xung đồng hồ

đổi từ thấp lên cao để truyền dữ kiện từ ngõ vào JK đến ngõ ra của tầng chủ, còn tầng

tớ giao hoán khi xung đồng hồ từ mức cao xuống thấp để truyền dữ kiện đến ngõ ra

8 5

4

Q A

Q sau cùng Nh vậy QA đổi trạng thái ở cạnh sau của xung vào nên tần số bằng phầnnửa tần số CK.

 Dạng sóng của QA tác động nh CK đối với FFB tần số của QB = 1/2QA.Tơng

tự ta có QC = 1/2 QB , QD = 1/2 QC.

 Nh vậy các FF đã hoạt động ở dạng chia tần, mỗi tầng chia đôi tần số,

nh vậy sau 4 tầng dạng sóng của xung vào đợc chia 24 = 16  và trong kỹ thuậtnhị phân thì hệ thống chia đôi tần số liên tiếp lại là sự đếm tần số

 Với mạch trên thì QA là bít có nghĩa nhỏ nhất ( LSB)

QD là bít có nghĩa lớn nhất ( MSB)

b Mạch đếm xuống không đồng bộ Modul 16 (Down counter circuit)

-Mạch ở trên đợc gọi là mạch đếm lên “Up counter” Bây giờ nếu ta nối ngõ ra

QN của các tầng ra (thay vì Q) đến các ngõ vào CK của tầng sau, ta sẽ có mạch đếmxuống “ Down counter circuit” sau đây:

- Ngõ ra của FF đầu QA chỉ đổi trạng thái ở cạnh xuống của xung CK, ngõ racủa các FF khác chỉ đổi trạng thái ở cạnh lên của ở QA (tức cạnh xuống của QNA ), mà

đồ thị thời gian đã chỉ ra Giản đồ thời gian

-Ban đầu ta thực hiện xung clear sau đó mạch đếm từ 1111 đến 0000 tơng ứng với số

1510 010 Thể hiện mạch đếm bằng bảng trạng thái sau đây:

Số xung

vào CK

Trạng thái ra ngay sau khi có xung Số thập

phân tơng ứng

Q A

7 6 2

B A

RQNQ S

J CP K

RQNQ S

J CP K

RQNQ S

J CP K

RQNQ