Thiết kế mạch logic số Phần I: Cơ sở lý thuyết 1 Chng 3 Mạch đếm hệ 2 Mạch đếm loại này có dung l-ợng lớn nhất trong các loại mạch đếm và lại t-ơng đối đơn giản. 1. Mạch đếm hệ 2 kích thích không đồng bộ Hình III.II.1 biểu diễn cách nối 3 FF trong một mạch đếm hệ 2 kích thích không đồng bộ. Các FF sử dụng loại FF T. Xung đếm đ-ợc đ-a vào đầu T của FF đầu tiên, các FF còn lại đ-ợc kích thích bằng tín hiệu lấy ra từ đầu Q của FF tr-ớc nó. Các FF đều chạy bằng s-ờn sau của xung. Tín hiệu tại các đầu ra của các FF đ-ợc biểu diễn trên hình III.II.2: Q T FF A Q T FF B Q T FF C Xung đếm A B C Hình III.II.1 Sơ đồ mạch đếm hệ 2 kích thích không đồng bộ 1 0 1 1 0 1 2 3 4 5 6 7 8 CLK A B Thiết kế mạch logic số Phần I: Cơ sở lý thuyết 2 - Mỗi trạng thái là một số hệ 2 tự nhiên t-ơng ứng với số lần kích thích. - B hay C đổi mức logic khi FF đứng tr-ớc nó chuyển từ mức 1 xuống 0. - Mạch đếm đ-ợc 8 xung (8= 2 3 , với 3 là số FF) và tự động trả về trạng thái khởi đầu 000. - Đây là mạch đếm lên vì kết quả d-ới dạng hệ 2 tăng dần theo số xung đếm. Số xung A B C 0 1 2 3 4 5 6 7 8 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 Bảng trạng thái logic Thiết kế mạch logic số Phần I: Cơ sở lý thuyết 3 2. Mạch đếm hệ 2 kích thích đồng bộ Ng-ời ta đ-a xung đếm đến các FF cùng một lúc. Trong tr-ờng hợp này, cần phải có mạch ngoài để kiểm soát trạng thái của các FF để tạo thành mạch đếm. Qua bảng trạng thái logic bộ đếm hệ 2 ở trên ta thấy, B chỉ đổi trạng thái khi có xung đếm và A đã lên 1, t-ơng tự nh- vậy, C chỉ đổi trạng thái khi có xung đếm và A, B đã lên 1. Ta có thể dung thêm các mạch AND để thực hiện việc đó. Trên hình III.II.3.a là sơ đồ của một mạch đếm lên hệ 2 kích thích đồng bộ và trên hình III.II.3.b là dạng sóng t-ơng ứng. Xung đếm A 1 Q T FF A Q T FF B Q T FF C B C 2 (a) 1 0 1 2 3 4 5 6 7 8 CLK A AND1 1 0 1 0 (b) Thiết kế mạch logic số Phần I: Cơ sở lý thuyết 4 Mạch giải mã 1. Định nghĩa mạch giải mã Thiết kế mạch logic số Phần I: Cơ sở lý thuyết 5 Mạch giải mã là mạch là mạch logic có nhiều đầu vào A i và nhiều đầu ra Fj , trong đó, một hoặc một số đầu ra Fj nào đó sẽ có mức logic 1 ứng với một tổ hợp tín hiệu nhất định trên các đầu vào A i , th-ờng gọi là các đầu vào địa chỉ. 2. Phân loại Có một số mạch giải mã th-ờng dùng nh- sau: - Giải mã từ nhị phân sang thập phân (giải mã 2 10). - Giải mã từ BCD sang thập phân. - Giải mã từ nhị phân sang ma trân chỉ thị. - Giải mã từ BCD sang ma trận chỉ thị. ở đây, ta chỉ xét đến mạch giải mã 2 10, là loại mạch giải mã thông dụng nhất. 3. Mạch giải mã 2 10 GIải mã Ai Fj Giải mã 2-10 A 0 A 0 A 1 A 1 A k-1 A k-1 F 0 F 1 F N-1 Hình IV.3.1 Bộ giải mã 2 - 10 Thiết kế mạch logic số Phần I: Cơ sở lý thuyết 6 Giả sử có nhóm mã k chữ số hệ 2, N= 2 k là số tổ hợp mã có đ-ợc. Trên hình IV.3.1 biểu diễn một bộ giải mã 2-10 có 2k đầu vào ký hiệu từ A 0 , A 0 đến A k-1 , A k-1 và N đầu ra ký hiệu từ F 0 đến F n-1 . Có thể thấy rằng, mỗi đầu ra F i sẽ nhận một giá trị logic 1 ứng với một mintec m i xác định của k biến đầu vào. Các đầu ra còn lại đều có giá trị logic 0. Nh- vậy, mạch giải mã 2-10 có tính chất của một hàm AND, và một cách có thể biểu diễn bộ giải mã bằng bộ ph-ơng trình sau: F 0 = A k-1 .A k-2 A 1 .A 0 F 1 = A k-1 .A k-2 A 1 .A 0 F N-2 = A k-1 .A k-2 A 1 .A 0 F N-1 = A k-1 .A k-2 A 1 .A 0 Ngoài hệ ph-ơng trình trên, ng-ời ta còn có thể sử dụng một dạng khác gọi là bảng chân lý của mạch để biểu diễn mạch giải mã. Để minh hoạ, chúng ta xét mạch giải mã 2-10 có ba biến đầu vào. Bộ giải mã này có bảng chân lý nh- sau: Đầu vào Đầu ra A 2 A 1 A 0 F 0 F 1 F 2 F 3 F 4 F 5 F 6 F 7 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 Thiết kế mạch logic số Phần I: Cơ sở lý thuyết 7 Có thể thiết kế mạch giải mã này theo sơ đồ nh- trên hình IV.3.2. Về ph-ơng diện kỹ thuật, ng-ời ta th-ờng thực hiện các phần tử AND trên hình IV.3.2 theo ph-ơng pháp RDL (Resistor Diode Logic) nh- trên hình IV.3.3. Dạng kết cấu nh- trên hình IV.3.3 gọi là dạng kết cấu ma trận vuông. Số phần tử AND độc lập với nhau là 2 k , do đó, số diode cần dùng là: Q= k.2 k F 7 = A 2 .A 1 .A 0 F 6 = A 2 .A 1 .A 0 F 5 = A 2 .A 1 .A 0 F 4 = A 2 .A 1 .A 0 F 3 = A 2 .A 1 .A 0 F 2 = A 2 .A 1 .A 0 F 1 = A 2 .A 1 .A 0 F 0 = A 2 .A 1 .A 0 A 2 A 2 A 1 A 1 A 0 A 0 Hình IV.3.2 Sơ đồ logic bộ giải mã 2 - 10 ba đầu vào R +U F 7 F 6 F 5 F 4 F 3 F 2 F 1 ThiÕt kÕ m¹ch logic sè PhÇn I: C¬ së lý thuyÕt 8 . ph-ơng pháp RDL (Resistor Diode Logic) nh- trên hình IV .3. 3. Dạng kết cấu nh- trên hình IV .3. 3 gọi là dạng kết cấu ma trận vuông. Số phần tử AND độc lập với nhau là 2 k , do đó, số diode cần. 2-10 A 0 A 0 A 1 A 1 A k-1 A k-1 F 0 F 1 F N-1 Hình IV .3. 1 Bộ giải mã 2 - 10 Thiết kế mạch logic số Phần I: Cơ sở lý thuyết 6 Giả sử có nhóm mã k chữ số hệ 2, N= 2 k là số tổ hợp mã có đ-ợc. Trên hình IV .3. 1 biểu diễn. ng-ời ta còn có thể sử dụng một dạng khác gọi là bảng chân lý của mạch để biểu diễn mạch giải mã. Để minh hoạ, chúng ta xét mạch giải mã 2-10 có ba biến đầu vào. Bộ giải mã này có bảng chân lý