PC Werkstatt Ausgabe 2000- P53 pdf

781 10.4 Der PCI-Bus PCI ist im Prinzip ein Local-Bus-Standard, der von der Firma Intel festgelegt wurde. Peripheral Component Interconnect versteht sich im Gegensatz zum VLB jedoch nicht als Ergänzung zu einer bestehenden Bus-Architektur, sondern definiert ge- genüber ISA einen neueren Komponenten-Standard, für den eine völlig andere Chipgeneration benötigt wird, wie es bei den Chipsets im Kapitel 6 erläutert ist. Der PCI-Bus stellt das erste plattformübergreifende Bussystem dar, das sowohl in PCs als auch in Power-PCs (Motorola, Apple) und Alpha-Workstations der Firma DEC zum Einsatz kommt. Des Weiteren existieren zwei industrielle Ausführungen des PCI-Bus, die nicht miteinander kompatibel sind: Compact PCI der Industrial Manufacturer's Group (PICMG) und Industrial-PCI (IPCI) der deutschen Hersteller- vereinigung SIPS, wobei letztere nicht die Marktbedeutung hat wie Compact PCI. PCI ist laut Spezifikation nicht vom verwendeten Prozessor abhängig. Er ist aller- dings bei den Mainboards mit Intel- oder kompatiblen Prozessoren mit dem CPU- Takt gekoppelt und arbeitet zu ihm synchron. Es ist demnach eine eindeutige Beziehung zwischen dem Mainboard-, dem PCI-Bus- und dem CPU-Takt gegeben, was maßgebliche Auswirkungen auf die Leistungsfähigkeit eines PC hat. Im Gegensatz zu EISA und der MCA, ist für PCI keine Konfigurierung per zusätzli- cher Software (ECU, ADF) durchzuführen, sondern diese Funktionalität wird vom Plug&Play-BIOS, eine Erweiterung gegenüber dem bis dato üblichen System-BIOS, automatisch durchgeführt, was immer dann relativ zuverlässig funktioniert, wenn sich im PC ausschließlich PCI- und nicht etwa auch noch ISA-Karten befinden. In diesen Fällen sind vom Anwender – je nach BIOS-Version – dann dennoch manuelle Einstellungen vorzunehmen (siehe Kapitel Der Setup des PC, Plug&Play). 10.4.1 Elektrische PCI-Kenndaten PCI stellt besonders genaue und eng tolerierte Anforderungen an die Elektronik. Im Gegensatz zu ISA-Interfaces, bei denen man in den meisten Fällen mit Stan- dard-TTL-Bausteinen arbeiten kann, sind für PCI aufgrund der typischen Takt- frequenz von 33 MHz (66 MHz, PCI-Revision 2), der verschiedenen Bustransfers (Burst, Config, Memory) und der automatischen Konfigurierung (Plug&Play) we- sentlich strengere Maßstäbe anzulegen, was den Einsatz von speziellen PCI-Interface- chips erfordert, die nach bestimmten Regeln unter genauer Beachtung der elektri- schen PCI-Definitionen auf den PCI-Karten einzusetzen sind. Wie man sich laut der PCI-Spezifikation die Verbindung zwischen dem PCI-Chip auf einer Einsteckkarte und dem Slot vorzustellen hat, verdeutlicht das folgende Bild. Demnach sind generell kurze Signalwege zwischen dem Chip und dem PCI-Slot (maximal 4 cm) vorzusehen und optimalerweise liegen die Anschlüsse des Bau- steins an maximal drei Seiten in geordneter Form, d.h., es sind keine Signalkreu- zungen im Layout nötig. In der Praxis ist dies jedoch nicht immer der Fall, was zum einen am Chip selbst liegt und zum anderen an dem angefertigten Layout der Platine, die mindestens als vierfach-Multilayer ausgeführt sein soll, was jedoch aus Kostengründen oftmals nicht realisiert wird und somit zu Störungen und Unverträglichkeiten im Zusam- menspiel mit den anderen PCI-Komponenten führen kann. Bussysteme Teil 5 · Interfaces und Peripherie 782 Bild 10.8: Ein PCI-Interface-Chip sollte die Anschlüsse – per PCI-Spezifikation – in der hier gezeig- ten Form zur Verfügung stellen und somit kurze Signalwege ermöglichen; IC-Fassungen sind für PCI-Interface-Chips generell nicht erlaubt Symbol Parameter Minimal Maximal Vcc Versorgungsspannung 4,75 V 5,25 V Vih Voltage Input High 2.0 V Vcc + 0,5 V Vil Voltage Input Low -0,5 V 0,8 V Iih Input High Leakage Current 70 µA (Vin=2,7 V) Iil Input Low Leakage Current -70 µA (Vin=0,5) Voh Voltage Output High 2,4 V (Iout=2mA) Vol Voltage Output Low 0,55 V(Iout=3 6mA) Cin Input Pin Capacitance 10 pF Cclk CLK Pin Capacitance 5 pF 12 pF Cidsel IDSEL Pin Capacitance 8 pF Tabelle 10.6: Elektrische Kenndaten für den PCI-Bus (5 V, 33 MHz) 783 Symbol Parameter Minimal Maximal Tval CLK to Signal Valid Delay (Bussignale) 2 ns 11 ns Tval CLK to Signal Valid Delay (Point-To-Point, /GNT ) 2 ns 12 ns Tcyc CLK Cycle Time 30 ∞ Tclksr CLK Slew Rate 1 V/ns 4 V/ns Tsu Input Setup Time to CLK (Bussignale) 7 ns Tsu Input Setup Time to CLK (Point-To-Point, /GNT ) 12 ns Th Input Hold Time from CLK 0 ns Trst Reset Active Time after Power Stable 1 ms Trst-clk Reset Active Time after CLK Stable 100 µS Tabelle 10.7: Timing-Kenndaten für den PCI-Bus (5 V, 33 MHz) 10.4.2 PCI-Bus-Slots und -Signale Wie beim VESA-Local-Bus hat man sich bei PCI auf diejenige mechanische Slot- Lösung, die erstmalig beim MicroChannel verwendet wurde, geeinigt. Die PCI-Slots befinden sich jedoch nicht hinter dem ISA- oder EISA-Anschluss, sondern bei typi- schen PC-Mainboards unmittelbar neben ihnen, oder sie werden an anderer Stelle des Mainboards, abgesetzt von den anderen Slots, positioniert. Bild 10.9: Die PCI-Slots befinden sich neben den ISA-Slots; die beiden oberen werden als »Shared Slot« bezeichnet Bussysteme Teil 5 · Interfaces und Peripherie 784 Die Bezeichnung Shared Slot, die oft in den Handbüchern der Mainboards zu finden ist, besagt, dass entweder eine ISA- oder aber eine PCI-Karte an die betreffende Position, die sich auf eine Slotblechposition bzw. Aussparung im Gehäuse bezieht, gesteckt werden kann. Es sind an dieser Position sowohl ein ISA- als auch ein PCI- Slot auf dem Mainboard vorhanden, die jedoch mechanisch gesehen so dicht bei- einander liegen (Bild 10.9), dass nur eine der beiden Möglichkeiten verwendet werden kann. Diese Anordnung ist aber auch nur deshalb möglich, weil PCI-Karten, vom Standpunkt der anderen PC-Einsteckkarten (MCA, ISA, EISA, VLB) her gese- hen, grundsätzlich auf der klassischen Leiterbahnseite bestückt sind. Der PCI-Bus verwendet einen gemultiplexten 32 Bit breiten Adress/Datenbus und die PCI-Revision-2-Spezifikation sieht optional einen 64 Bit breiten Bus vor, der die zusätzlichen Signale an einem gegenüber PCI-1 verlängerten Slot zur Verfü- gung stellt. Bild 10.10: Die Varianten des PCI-Slots. Sowohl die 64- als auch die 32-Bit-Implementierung er- laubt Einsteckkarten mit 5-V- oder 3,3-V-Spannungsversorgung; damit kein versehentli- ches Einstecken in einen für die Karte nicht geeigneten Slot möglich ist, befinden sich entsprechende mechanische Sperren in den Slots Jede PCI-konforme Einheit verwendet grundsätzlich neben einem I/O- und/oder Memory-Bereich einen so genannten Configuration Space (Konfigurationsbereich) zur Identifizierung und Konfigurierung der PCI-Einheiten (Kapitel 10.6.5). Mit einem Arbiter wird in einem multimasterfähigen System generell geregelt, wel- cher Master den Zugriff auf den Bus erhält. Der PCI-Bus ist multimasterfähig und verwendet hierfür eine zentrale Arbitrierung. Ein PCI-Busmaster kann mit einem selektierten Slave eine Datenübertragung so lange durchführen, bis ein anderer Busmaster den Bus beansprucht. Bei vorwiegend älteren PCI-Mainboards ist nicht jeder PCI-Slot masterfähig, sondern meist nur einer. Dies hat zur Folge, dass nur eine einzige masterfähige PCI-Einheit über eine Einsteckkarte zu implementieren ist. Beispielsweise kann entweder ein SCSI-Hostadapter oder eine Netzwerkkarte eingesetzt werden. 785 Jeder PCI-Slot führt hierfür einzeln die entsprechenden /REQ (Request) und /GNT- Signale (Grant), wobei bei älteren PCI-Mainboards zu beachten ist, dass unter Um- ständen nicht alle PCI-Slots masterfähig sind. Demnach müssen auch nur PCI-Karten, die busmasterfähig sind, diese Signale unterstützen. Mit /REQ wird eine Anfor- derung von einem PCI-Device an den Arbiter gesendet und über die Leitung /GNT erhält das Device die Bestätigung, dass es ab sofort über den Buszugriff verfügt. Bild 10.11: Die Struktur des PCI-Bussystems, das in den meisten Fällen vier PCI-Slots zur Verfügung stellt Am PCI-Slot liegen die PC-üblichen Spannungen von ±12 V (Pin A2, B1) und an mehreren Kontakten die +5 V an. Die Spannung von -5 V wie beim ISA-Bus gibt es hier nicht. Da PCI bereits für die 3,3-Volt-Logik vorgesehen ist, wird auch die 3,3-V-Spannung an mehreren Kontakten zur Verfügung gestellt, was standardmä- ßig jedoch erst bei ATX-Boards der Fall ist. Karten, die sowohl mit 5 V als auch mit 3,3 V (Universalkarten) betrieben werden können, verwenden die »5 V, 3.3 V (I/O)-Anschlüsse« und zur Unterscheidung, welche Karte mit welcher Spannung zu versorgen ist, sind im PCI-Anschluss zwei Markierungen (Keys) angebracht, wodurch ein falsches Einstecken der Karten me- chanisch verhindert wird. Die beiden Present-Signale (/PRSNT) kennzeichnen, ob sich eine Karte im Slot befindet und geben deren jeweilige Leistungsaufnahme bekannt. Durch die 64-Bit-Signale sind von Anfang an (1993) auch Weiterentwicklungen dieses Bussystems vorgesehen. Die Initiierung einer 64-Bit-Übertragung wird durch das Signal /REQ64 eingeleitet und mit /ACK64 bestätigt. Die zusätzlichen Command/ Byte-Enable-Signale (C/BE7-4) verhalten sich wie die C/BE3-0-Signale bei einem 32-Bit-Zyklus. Ferner ist eine spezielle Parity-Überprüfung mit Hilfe des Signals PAR64 gegeben. Bussysteme Teil 5 · Interfaces und Peripherie 786 Slotblech Bauteilseite Lötseite Pin Nr. Signal Pin Nr. Signal B1 -12 V A1 /TRST B2 TCK A2 +12 V B3 GND A3 TMS B4 TDO A4 TDI B5 +5 V A5 +5 V B6 +5 V A6 /INTA B7 /INTB A7 /INTC B8 /INTD A8 + 5 V B9 /PRSNT1 A9 Reserviert B10 Reserviert A10 + 5 V, 3.3 V (I/O) B11 /PRSNT2 A11 Reserviert B12 GND-3,3V Key A12 GND-3,3V Key B13 GND-3,3V Key A13 GND-3,3V Key B14 Reserviert A14 Reserviert B15 GND A15 /RST B16 CLK A16 +5 V, 3.3 V (I/O) B17 GND A17 /GNT B18 /REQ A18 GND B19 +5 V, 3.3 V A19 Reserviert B20 AD31 A20 AD30 B21 AD29 A21 +3.3 V B22 GND A22 AD28 B23 AD27 A23 AD26 B24 AD25 A24 GND B25 +3.3 V A25 AD24 B26 C/BE3 A26 IDSEL B27 AD23 A27 +3.3 V B28 GND A28 AD22 B29 AD21 A29 AD20 B30 AD19 A30 GND B31 +3.3 V A31 AD18 787 Fortsetzung der Tabelle: Bauteilseite Lötseite Pin Nr. Signal Pin Nr. Signal B32 AD17 A32 AD16 B33 C/BE2 A33 +3.3 V B34 GND A34 /FRAME B35 /IRDY A35 GND B36 +3.3 V A36 /TRDY B37 /DEVSEL A37 GND B38 GND A38 /STOP B39 /LOCK A39 +3.3 V B40 /PERR A40 SDONE B41 +3.3 V A41 /SBO B42 /SERR A42 GND B43 +3.3 V A43 PAR B44 C/BE1 A44 AD15 B45 AD14 A45 +3.3 V B46 GND A46 AD13 B47 AD12 A47 AD11 B48 AD10 A48 GND B49 GND A49 AD09 B50 GND-5-V-Key A50 GND-5-V-Key B51 GND-5-V-Key A51 GND-5-V-Key B52 AD08 A52 C/BE0 B53 AD07 A53 +3.3 V B54 +3.3 V A54 AD06 B55 AD05 A55 AD04 B56 AD03 A56 GND B57 GND A57 AD02 B58 AD01 A58 AD00 B59 +5 V, 3.3 V (I/O) A59 +5 V, 3.3 V (I/O) B60 /ACK64 A60 /REQ64 B61 +5 V A61 +5 V B62 +5 V A62 +5 V Bussysteme Teil 5 · Interfaces und Peripherie 788 Fortsetzung der Tabelle: Bauteilseite Lötseite Pin Nr. Signal Pin Nr. Signal 64 Bit Space 64 Bit Space 64 Bit Space 64 Bit Space B63 Reserviert A63 GND B64 GND A64 C/BE7 B65 C/BE6 A65 C/BE5 B66 C/BE4 A66 +5 V, 3.3 V (I/O) B67 GND A67 PAR64 B68 AD63 A68 AD62 B69 AD61 A69 GND B70 +5 V, 3.3 V (I/O) A70 AD60 B71 AD59 A71 AD58 B72 AD57 A72 GND B73 GND A73 AD56 B74 AD55 A74 AD54 B75 AD53 A75 +5 V, 3.3 V (I/O) B76 GND A76 AD52 B77 AD51 A77 AD50 B78 AD49 A78 GND B79 GND A79 AD48 B80 AD47 A80 AD46 B81 AD45 A81 GND B82 GND A82 AD44 B83 AD43 A83 AD42 B84 AD41 A84 +5 V, 3.3 V (I/O) B85 GND A85 AD40 B86 AD39 A86 AD38 B87 AD37 A87 GND B88 +5 V, 3.3 V (I/O) A88 AD36 B89 AD35 A89 AD34 B90 AD33 A90 GND B91 GND A91 AD32 B92 Reserviert A92 Reserviert B93 Reserviert A93 GND B94 GND A94 Reserviert Tabelle 10.8: Die Signale für 32- und 64-Bit-PCI 789 Im Folgenden sind die einzelnen PCI-Bus-Signale beschrieben. Mit Eingang/Aus- gang wird aus der Sicht des Mainboards (CPU) – eines Masters – gekennzeichnet, in welcher Übertragungsrichtung die Signale üblicherweise arbeiten. >> >> > /TRST, Pin Nr. A1, Ausgang Mit einem Low wird der JTAG Boundary Scan-Test (IEEE 1149.1) zurückgesetzt (beendet). Er ist für PCI-Einheiten optional vorgesehen. >> >> > TCK, Pin Nr. B2, Eingang Das Test Clock-Signal für den JTAG Boundary Scan-Test. >> >> > TMS, Pin Nr. A3, Ausgang Das Test Mode Select-Signal aktiviert den JTAG Boundary Scan-Test. >> >> > TDO, Pin Nr. B4, Ausgang Die Ausgabe der Testdaten erfolgt über diesen Test Data Out-Anschluss. >> >> > TDI, Pin Nr. A4, Ausgang Über den Anschluss Test Data Input werden im Takt von TCLK die Testdaten eingelesen. >> >> > /INTA, /INTB, /INTC, /INTD, Pin Nr. A6, B7, A7, B8, Eingänge Die Interrupt-Anschlüsse für PCI-Einheiten. Sie werden in Abhängigkeit vom Setup (BIOS, Jumper) auf den üblichen ISA-Interrupts (IRQx) abgebildet. >> >> > /PRSNT1, /PRSNT2, Pin Nr. B9, B11, Eingänge Die Present-Signale werden von PCI-Einsteckkarten auf Masse gesetzt oder offen gelassen (5 V), um damit ihre Anwesenheit und ihre jeweilige Leistungs- aufnahme zu signalisieren. /PRSNT1 /PRSNT2 PCI-Karte offen offen keine Masse offen maximal 25 W Leistungsaufnahme offen Masse maximal 15 W Leistungsaufnahme Masse Masse maximal 7,5 W Leistungsaufnahme Tabelle 10.9: Die Bedeutung der Present-Signale >> >> > /RST, Pin Nr. A15, Ausgang Mit einem Low werden alle PCI-Einheiten über das Reset-Signal zurückgesetzt, also in ihren Ausgangszustand versetzt. >> >> > CLK, Pin Nr. B16, Ausgang Das Taktsignal des PCI-Bus, das maximal 33 MHz (PCI-Version 2.0) in der 32- Bit-Auslegung betragen darf. Bussysteme Teil 5 · Interfaces und Peripherie 790 >> >> > /GNT, Pin Nr. A17, Ausgang Das Grant-Signal für die Busarbitration. Mit einem Low wird einer PCI-Einheit bekanntgegeben, dass sie im Folgenden als Busmaster fungiert. Jede busmaster- fähige Einheit benötigt ein eigenes Grant-Signal. >> >> > /REQ, Pin Nr. B18, Eingang Eine PCI-Einheit, die als Busmaster fungieren möchte, setzt dieses Signal (Request) auf Low. Die Bestätigung erfolgt durch die Arbitrierungslogik über das /GNT- Signal. Jede Busmaster-fähige Einheit benötigt ein eigenes Request-Signal. >> >> > AD31-AD0, Pin Nr. B20-B21, A20, A22-A23, B23-B24, A25, B27, A28, B29- B30, A31-A32, B32, A44, B45, A46-A47, B47-B48, A49, B52-B53, A54, B55-B56, A57-A58, B58, Eingänge/Ausgänge Die gemultiplexten Adressen/Daten-Leitungen für den 32-Bit-Betrieb werden mit AD0-31 bezeichnet, die zusätzlichen Adressen/Daten-Signale für den 64- Bit-Betrieb dementsprechend mit AD33-AD63. >> >> > C/BE3-C/BE0, Pin Nr.: B26, B33, B44, A52, Eingänge/Ausgänge Die Command- und Byte-Enable-Signale werden über diese vier Anschlüsse in gemultiplexter Form übertragen. In der Adressierungsphase werden auf den C/BE3-0-Leitungen (Command/Byte Enable) Buskommandos gesendet. Die Kom- mandos gelten ebenfalls für den 64-Bit-Betrieb. In der Datenphase kenn- zeichnen die C/BE3-0-Leitungen, welche von den 4x8 Datenleitungen gerade gültige Daten führen, wie es in der folgenden Tabelle angegeben ist. /BE0 /BE1 /BE2 /BE3 Datenbits 0 0 0 0 D00-D31 0 0 0 1 ungültig 0 0 1 0 ungültig 0 0 1 1 D00-D15 0 1 0 0 ungültig 0 1 0 1 ungültig 0 1 1 0 ungültig 0 1 1 1 D00-D07 1 0 0 0 ungültig 1 0 0 1 ungültig 1 0 1 0 ungültig 1 0 1 1 D08-D15 1 1 0 0 D16-D31 1 1 0 1 D16-D23 1 1 1 0 D24-D31 1 1 1 1 ungültig Tabelle 10.10: Die Byte-Enable-Signale (hier 32 Bit-PCI) bestimmen die gültigen Datenbits auf dem Bus [...]... A91, Eingänge/Ausgänge Die gemultiplexten Adressen/Daten-Leitungen für den 64-Bit-Betrieb 10.4.3 PCI-Bus-Transfers Mit dem bei PCI festgelegten Maximalwert für den Bustakt von 33 MHz ergibt sich eine maximale, theoretische Datenübertragungsrate von 132 Mbyte/s (33 MHz x 4 Byte) und bei 64-Bit-PCI mit einem PCI-Takt von 66 MHz führt dies zu einer Datenübertragungsrate von 528 Mbyte/s (66 MHz x 8 Byte)... des Bustaktes (CLK) gültig Sie werden in den PC- Designs über die ISA-Standard-Interrupts im System abgebildet Einfache PCI-Karten dürfen nur den /INTA verwenden, während für Multifunktionskarten (Multifunction Devices) auch /INTB-/INTD zulässig sind Das Reset-Signal (/RST) sorgt für ein Rücksetzen aller PCI-Einheiten in ihren Ausgangszustand Zum Testen des PCI-Bus nach IEEE 1149.1 (JTAG/Boundary Scan)... nicht Ist er DIRTY, ist keine Übereinstimmung zwischen den Daten im DRAM und im Cache gegeben Nicht alle PCI-Signale müssen von jeder PCI-Karte verwendet werden Welche Signale jedoch zwingend vorgeschrieben sind und welche nicht, ist im Bild 10.14 angegeben Bild 10.14: Die vorgeschriebenen und optionalen PCI-Bus-Signale 795 ... Pin Nr A26, Ausgang Das Initialisation Device Select-Signal ist aktiv, wenn der Konfigurationsbereich (Configuration Space) angesprochen wird, und wirkt als Chip-Select-Signal für die jeweilige PCI-Einheit Jede PCI-Einheit benötigt eine eigene IDSEL-Leitung Üblicherweise wird das Signal aus einer der oberen 21 Adressleitungen gewonnen, die nicht selbst für die Konfigurationsphase benötigt wird > /FRAME,... selbsttätig die Adresse Ein Single Write (Einzeltransfer) wird gegenüber einem typischen Burst bestenfalls in zwei, ein Single Read in drei PCI-Takten absolviert, wodurch sich eine maximale Datenübertragungsrate von 66 Mbyte/s bzw 44 Mbyte/s in der verbreiteten PCIImplementierung ergibt Die Adressphase beginnt durch die Aktivierung des Signals /FRAME (Low), wobei AD0-AD32 die Adresse führen Für einen... werden, so dass sich dieser Transfer damit als 3-1-2-2 Burst darstellt Ein PCI-Write-Vorgang benötigt demgegenüber keinen Blindzyklus und kann als 2-1-1-1 Burst absolviert werden Die Konfigurationsphase, also der Zugriff auf den Configuration Space, wird vom Master im dritten Takt durch Setzen (Low) von /FRAME und IDSEL des selektierten PCI-Devices eingeleitet Danach wird auf den Adressleitungen die Adresse... Einleitung einer Adressierungsphase > /IRDY, Pin Nr B35, Eingang/Ausgang Wenn der PCI-Busmaster die augenblickliche Datenphase abschließen will, kennzeichnet er das mit dem Initiator Ready-Signal Ist sowohl /IRDY als auch /TRDY gleich Low, ist die Datenphase abgeschlossen > /TRDY, Pin Nr A36, Eingang/Ausgang Ist eine PCI-Einheit (Target) zum Abschluss der Datenphase bereit, signalisiert sie dies mit... Eingang/Ausgang Ist eine PCI-Einheit (Target) zum Abschluss der Datenphase bereit, signalisiert sie dies mit dem Target Ready-Signal > /DEVSEL, Pin Nr B37, Eingang/Ausgang Die Dekodierungslogik einer PCI-Einheit signalisiert dem PCI-Busmaster mit einem Low des Device Select-Signals, dass es als Target aktiv ist > /STOP, Pin Nr A38, Eingang/Ausgang Über das Signal /STOP informiert ein Target den Busmaster, dass die... Reserviert 1001 Reserviert 1010 Configuration Read 1011 Configuration Write 1100 Memory Read Multiple 1101 Dual Address Cycle 1110 Memory Read Line 1111 Memory Write and Invalidate Tabelle 10.11: Die PCI-Bus-Kommandos in der Übersicht In der Datenphase hingegen kennzeichnen die C/BE3-0-Leitungen, welche der 4x8 Datenleitungen gerade gültige Daten führen Ist beispielsweise BE0 gleich Low und sind alle... verfügt Prinzipiell kommt für die Implementierung von IDSEL eine der oberen 21 Adressleitungen in Betracht, die nicht selbst für die Konfigurationsphase benötigt werden 792 Bussysteme Bild 10.12: Ein PCI-Read-Vorgang (Burst) Zur Adressen/Daten-Umschaltung wird beim dritten Clock ein Blindzyklus (turnaround cycle) eingefügt, wodurch sich ein Burst von bestenfalls 3-1-1-1 ergeben kann Bei diesem Beispiel . industrielle Ausführungen des PCI-Bus, die nicht miteinander kompatibel sind: Compact PCI der Industrial Manufacturer's Group (PICMG) und Industrial-PCI (IPCI) der deutschen Hersteller- vereinigung. speziellen PCI-Interface- chips erfordert, die nach bestimmten Regeln unter genauer Beachtung der elektri- schen PCI-Definitionen auf den PCI-Karten einzusetzen sind. Wie man sich laut der PCI-Spezifikation. Buszugriff verfügt. Bild 10.11: Die Struktur des PCI-Bussystems, das in den meisten Fällen vier PCI-Slots zur Verfügung stellt Am PCI-Slot liegen die PC- üblichen Spannungen von ±12 V (Pin A2, B1)