Báo Cáo Thí Nghiệm Thiết Kế Vi Mạch Số Lần 2 Sram, Tcam & Ic Design Flow.pdf

- Cai đặt nguồn xung vuông gắn với đường MWL có chu kì l0ns, duty cycle 10% dé khi Mask cell lên mức cao trong khoảng thời gian 0-> Ins sẽ ghi được mức thấp của đường BL tương ứng với gi

BAO CAO THI NGHIEM THIET KE VI MACH SO LAN 2

SRAM, TCAM & IC DESIGN FLOW LỚP L01 - NHÓM 22 - HK 211 NGÀY NỘP 07/01/2022 Giảng viên: Bùi Lê Quốc Doanh

Họ và tên MSSV Diém so

BANG PHAN CÔNG NHIỆM VỤ BÀI THÍ NGHIỆM

IS 0/7) Z <c .ố.ố 5 10 I0 8g 2a, na 10

2 SRAM array sang 3 ) 0008080000 n7 20

PHAN 2: TCAM 22222 h1 HH HH th gu Hưng 23

l9 c 23 F.(-.-^xaa 23 1.1 Mô phỏng TCAM ghi dữ liệu lên MÁSK ( eÏÏ ST HH Hà nà HH HH he 24 1.2 Mô phỏng TCAM ghi dữ liệu lên Core ( 6ÏÌ à SH Hàn KH Hay 25

2 Mode Compare

PC cốc nan na 26 2.2 Truong hop Miss nne.e 28

PC NL 62/2 a6 nan ốốố e 29 I0.) 1 ta 30

1 Thiết lập TÁM drrdy ÁNẪ c2 e 30

2 Cúc trường hợp mô phỏng kiểm tra đường HH s2 22a ve 34 2.1 Đối với trường hợp đưa giá tri search bit neong ting với chuỗi bit 1011

2.2 Đối với trường hợp đưa giá trị search bit trong ứng với chuỗi bit 0111

2.3 Đối với trường hợp đưa giá trị search bùt tương ứng với chuỗi bùt 0001 ì ccccc 36 2.4 Đối với trường hợp đưa giá trị search bùt tương ứng với chuỗi bữt 1000 36

PHAN 1: SRAM

I SRAM cell

I Mode writing

Mô tả hoạt động của mạch

- SRAM cell gồm 2 inverter gates nối ngược trở lại với nhau, 2 đầu được nối với 2 NMOS có vai trò như công tắc được điều khiển bởi đường WL (Word Line) 2 đường BL (Bit Line) và BLX (Bit Line bù) chứa bịt cần lưu trong SRAM cell

- Ở mode writing, khi WL=0 thì 2 NMOS bị hở, cell không có gì xảy ra Khi WLE=I,

2 NMOS dong va giá trị tại BL được giữ lại trong cell Khi ta thay đổi giá trị BL, khi WL

thay đôi bang | thi giá trị mới của BL sẽ thay thế giá trị cũ và được lưu vảo cell

Mach schematic SRAM cell 6 mode writing

Ta tién hanh m6 phong transient, dat thoi gian mé phong 1a 11 0ns

(& [BE oe ioniramel-NIRTUOSO POKES [( Witwwod 6.14 Log boKDS ioe) Jl Vitimna® tray Design

itt this WN, move the nouse proiter x -mreemeet LE| — VrtuøseÐ Anslag Oesgn Environment i [oC] /ract sim

Mach schematic cua SRAM cell o mode reading

Ta tiễn hành mô phỏng transient, đặt thời gian mô phỏng là 60ns

C=/00Œ Nhận xét: Khi giá trị tụ tăng dần đến 100ffF thì thời gian đê BLX chuyển từ I->0 hay fall time cang tăng, điều đó làm ảnh hưởng đến độ chính xác của mạch

3 Mode reading using sense amplifier

Su dung thém phan mach sense amplifier déc lap v61 mach SRAM co tac dung giam thời gian đọc ở chân BL và BLX

10

Mach SRAM cell + sense amplifier

Thực hiện mô phỏng transition, thời gian mô phỏng là 55 ns

H SRAM array 3x3

1 SRAM array 6 mode writing

Khi WL _ v=! thi cell 6 vi tri mm sé luu dang song cua BL_m tai thoi gian tuong ứng cho dén khi WL_n=0 thi dimg ghi cua BL_m va gitt nguyén gia tri cho dén khi WL_n=1

3 Red Hat Enterprise tnx 4

ame Gia cadence Snsenhee 3 —~

To direct rgụt to this VN, move the rouse pointer ‹

3 Rod Hat ntarpriee linh 4

cadence

=

WL 1

14

To direct ingut to this VN, move the nowse pointer inside or press Ctr

Hang 1, cae chan QO_I1, Q_12, Q_13

to this VA, move the mouse

Q11

16

ie 1@ roe hostname] -WIRTUOSO_POKAS Vinwona® 6.14 - Log: /rootCDS Jog] [Bill Viewose Analog Desige Ensironmert Bi] Venucso® Analog Design Environment 08 [IC] /notsimutationSRAMArayarbe/specire)|iiy Active TKYMS SQAMaray unite schen a “ =

To direct ingut to this VN, move the mouse pointer inmide or press Ciri+¢ F Ss

Hàng 2, các chân Q 21 Q 22.Q 23 Breas tian a

Q21

18

1B oes hostname) -WIRTUO

‘ect ingut t0 this VN, move the mouse poonter

ãđence

To direct ingut to this VN, move the owe pointer inside or press Ctr

to this VA, move the mouse

Q 31

20

2 SRAM array 3x3 6 mode reading

Nguyên tắc hoạt động giống như cell SRAM 6 ché d6 reading

21

xả và điện áp trở về mức 0 Vậy lý thuyết so với thực tiễn mạch đo là giống nhau

24

© Bree tosinavel:VIRTUCSO_POKES 6) [Vitunsa® £.1.4- Log: ooCDS.og) (Rl Viewcso® Schematic EstorL Editing tan

Mach schematic 1 cell TCAM

" ẫ

25

1.1 Mô phỏng TUAM ghỉ đữ liệu lên Mlask C ell

«ter pw anne day

Đồ thị mô phỏng Giải thích mô phỏng:

- - Đầu tiên thiết lập đường MWL=I bằng cách gắn nguồn DC IV trực tiếp vào đường MWL

- - Tiếp theo thiết lập đường CWL=O0 bằng cách gắn nguồn DC 0V trực tiếp vào đường CWL

- - Cài đặt nguồn xung vuông chu kì 2 nano giây duty 50% gắn với đường BL dé

theo dõi dỡ liệu tại 2 con Mask cell và Core cell

- D6 thi 1 1a d6 thi mé tả dữ liệu tại Mask cell Đồ thị 2 là đồ thị mô tả dữ liệu tại

Core cell

- _ Mô phỏng hoạt động đúng ở chế độ ghi, đường MWL=I nên đữ liệu ở Mask Cell thay đối theo đường BL và bằng 0 Đường CWL=0 nên dữ liệu ở Core Cell không thay đôi theo mức của đường BL

26

1.2 Mô phỏng TUAMI ghỉ đữ liệu lên C'ore Cell

(Õ] Red Hạt Entetpris LIntex4 - VMAzre Workstation ø

—

10 IE}

Đồ thị mô phỏng Giải thích mô phỏng:

- - Đầu tiên thiết lập đường MWL=0 bằng cách gắn nguồn DC 0V trực tiếp vào đường MWL

- - Tiếp theo thiết lập đường CWL=I bằng cách gắn nguồn DC IV trực tiếp vào đường CWL

- - Cài đặt nguồn xung vuông chu kì 2 nano giây duty 50% gắn với đường BL dé

theo dõi dỡ liệu tại 2 con Mask cell và Core cell

- D6 thị I là đồ thị mô tả dữ liệu tại Mask cell Đồ thị 2 là đồ thị mô tả dữ liệu tại Core cell

- _ Mô phỏng hoạt động đúng ở chế độ ghi, đường MWL=0 nên dữ liệu ở Mask Cell không thay đôi theo đường BL và bằng 0 Đường CWL=I nên dữ liệu ở Core Cell thay đôi theo mức của đường BL

2 Mode Compare

Mô phỏng ở chế độ Transient có Stop time= 10 ns

27

Cách thiết lập Mask cell, Core cell lưu trữ giá trị mong muốn:

Gia sử khi cài đặt Mask cell lưu trữ giá trị 0, Core cell gia tn 1

- Cài đặt nguồn xung vuông gắn với đường BL với chu ki 2ns, duty cycle 50% (Voltage 1= 1V, Voltage 0= IV)

- Cai đặt nguồn xung vuông gắn với đường MWL có chu kì l0ns, duty cycle 10% dé khi Mask cell lên mức cao trong khoảng thời gian 0-> Ins sẽ ghi được mức thấp của đường BL tương ứng với giả trị 0 rồi lưu trữ tại Mask Cell

- Tương tự, cải đặt nguồn xung vuông gắn với CWL có chu kì 10ns, duty cycle 20%

để khi Core cell lên mức cao trong khoảng thời gian 0-> 2ns sẽ ghi được mức cao của đường BL tương ứng với giả trị l rồi lưu trữ tại Core cell

mip le 82 O28 DEAR

Hane >> Red Hat Enterprise Linux 4

Đồ thị mô phỏng Giải thích mô phỏng:

- Đầu tiên pre-charge HL lên mức cao

- Thiết lập Core cell lưu trữ giá trị 0, Mask cell lưu trữ giá tri 1

- _ Đặt search bit 0 bằng cách đặt nguồn điện áp DC 0V vào đường HBL

- Do search bit ding véi gia trị lưu tại Core cell nên đường HL nằm ở mức cao đúng với đồ thị đã mô phỏng

Truong hop search bit 1: Kiểm tra đường HL khi Core cell lưu trữ giá trị I

Re BI & Bữ We VM Hé Họ IT Yew VU ibs Heb vị @@ [QöS 3H oe [3x L1

› Rad Hat EYepr: @& n #ÍS ĐE# E Z } II: 4E)

mi ,Mx®CDL

wit ,

kbc Ory up vite điá9}

Đồ thị mô phỏng Giải thích mô phỏng

- _ Đầu tiên pre-charge HL lên mức cao

- _ Thiết lập Core cell lưu trữ giá trị 1, Mask cell lưu trữ giá trị 0

- Dat search bit I bằng cách đặt nguồn điện áp DC IV vào đường HBL

29

- Do search bit dung voi gia tri lưu tại Core cell nên đường HL nằm ở mức cao đúng

Pee Pel ee ee eee sii

Ce ce ‘Transient Reyparse 8 De 30, 221 Transient! Rewanse 13] Cer 30,2001 Tra i4 Eesg are | De 39, 2021 Transem Respore i

- Dau tién pre-charge HL lên mức cao

- _ Thiết lập Core cell lưu trữ giá trị 1, Mask cell lưu trữ giá trị 0

- Dat search bit 0 bằng cách đặt nguồn điện áp DC 0V vào đường HBL

- Do search bit sai với giá trị lưu tại Core cell nên đường HL nằm ở mức thấp đúng với đồ thị đã mô phỏng

Truong hop search bit 1: Kiểm tra đường HL khi Core cell lưu trữ giá trị 0, Mask cell lưu

trữ giá trị Ì

30

Be et Yew MB He IJ F OLA TOGR BY w-

GyHone Tp Red Hat Eoterprise Cun 4

Library x

PPS Peep ise) Pete oes

it Gaph Avis Trace Wares Zoom Tonks

- Dau tién pre-charge HL lên mức cao

- _ Thiết lập Core cell lưu trữ giá trị 0, Mask cell lưu trữ giá trị 1

- Dat search bit I bằng cách đặt nguồn điện áp DC IV vào đường HBL

-_ Do search bit sai với giá trị lưu tại Core cell nên đường HL nằm ở mức thấp đúng với đồ thị đã mô phỏng

2.3 Trường hợp Alwaws Miatch

Trường hợp: Kiểm tra đường HL khi giá trị search bit thay đối liên tục bằng cách gắn nguồn xung vuông chu kì 2ns, duty cycle 50% nối với đường HBL

31

He fit Yew M bs Hy I[- 2 OL DOCH HH:

QyHone (Ip Red Hat Enterprise Liu 4

MyCorpder Fle Edt frame Graph Als Trace Warher ii Toots Measuremams Help cadence

- _ Đầu tiên pre-charge HL lên mức cao

- _ Thiết lập Core cell lưu trữ giá trị 0, Mask cell lưu trữ giá trị 0

- Dat gia tri search bit thay đổi liên tục bằng cách gắn nguồn xung vuông chu kì 2 nano giây, duty cycle 50% nối với đường HBL

- Do ở chế độ Always Match nên với bất kì giá trị search bit nào, đường HL luôn nằm ở mức cao đúng với đồ thị đã mô phỏng

H TCAM array 4x4

1 Thiết lập TCAM array 4x4

Chuyển TCAM schematic về dạng symbol

32

cadence

[eh ex Shermramet VIRTUOSO [Gl virinne 6.14 Lar SeeRCDA Venusa# Anskg Desim Emvmml - VieasaÐ Asia Đeam rusieudsreevscomuracdedselis Actor team teomaravtet ech ewer Schemane Eaicel EM - m=

TCAM cell symbol

- HBLI, HBL2, HBL3, HBL4, HBLX1, HBLX2, HBLX3, HBLX4: Dua gia tri

search bit vào lần lượt cột 1,2,3,4 dé xac dinh trạng thái của đường HL

- - HLI, HL2, HL3, HL4: Kiểm tra giá trị search bit có tương ứng với các hàng

1,2,3,4 Nếu đưa 4 gia tri search bit tương ứng với 4 giá trị được lưu tại của Core cell của

mot hang bat ki thì đường HL nối với hàng đó được giữ ở mức cao Ngược lại, nếu sai thì đường HL xuống mức thấp

Thiết lập các thông số đề mô phỏng:

- _ Do em không biết cách để đưa vào trường hợp Mask Cell lưu trữ giá tri 1 theo y muốn của mình nên em thiết lập mô phỏng ở các trường hợp với thiết lập Mask cell = 0 Như vậy, ngoài những cơn Tcam rơi vào trường hợp Miss, Match sẽ có những trường hợp

có những con cell Tcam rơi vào trường hợp Always Match

- - Thiết lập thông số cho các đường CWL: Cài đặt nguồn xung vuông gắn với CWL

CWLI: Voltage 1= OV, Voltage 2= 1V, Delay time: 0s, Period: 10n s, Fall time: Ip s, Rise time: lp s, Pulse width: In s

=> Cac Core cell o hang | sé luu gia tn cla cac duong BL 6 thoi gian Ins CWL2: Voltage 1= OV, Voltage 2= 1V, Delay time: 0s, Period: 10n s, Fall time: Ip s, Rise time: lp s, Pulse width: 2n s

=> Cac Core cell o hang 2 sẽ lưu giá trị của các đường BL ở thời gian 2n s CWL3: Voltage 1= OV, Voltage 2= 1V, Delay time: 0s, Period: 10n s, Fall time: Ip s, Rise time: lp s, Pulse width: 3n s

=> Các Core cell ở hàng 3 sẽ lưu giá trị của các đường BL ở thời gian 3n s

34

CWL4: Voltàge I= 0V, Voltage 2= IV, Delay time: 0s, Period: 10n s, Fall time: Ip s, Rise time: lp s, Pulse width: 4n s

=> Cac Core cell & hang 4 sẽ lưu giá trị của các đường BL ở thời gian 4n s

- - Thiết lập thơng số cho các đường BL: Cài đặt nguồn xung vuơng gắn với BL (BLX cài đặt thơng số tương tự khác ở Voltage I=1V, Voltage 2=0V

CWLI: Voltage I= 0V, Voltage 2= IV, Delay time: 0s, Period: 2n s, Fall time: Ip s, Rise time: lp s, Pulse width: In s

CWL2: Voltage 1= OV, Voltage 2= 1V, Delay time: 0s, Period: 4n s, Fall time: Ip s, Rise time: lp s, Pulse width: 2n s

CWL3: Voltage 1= OV, Voltage 2= 1V, Delay time: 0s, Period: 6n s, Fall time: Ip s, Rise time: lp s, Pulse width: 3n s

CWL4: Voltage 1= 0V, Voltage 2= 1V, Delay time: 0s, Period: 8n s, Fall time: Ip s, Rise time: lp s, Pulse width: 4n s

ie fot Vew Wt Hee He @ OL DOCH HB B-

u ear, x oe aN + Red Rat Enlerprie° Line 4

- Cac Core cell 6 hàng I sẽ lưu giá trị lần lượt với chuỗi bit 1111

- Cac Core cell 6 hàng 2 sẽ lưu giá trị lần lượt với chuỗi bịt 0111 (có thể tương ứng truong hop 1111)

- Cac Core cell & hang 3 sé luu gia trị lần lượt với chuỗi bít 1011 (có thê tương ung truong hop 1111)

- Cac Core cell & hang 4 sé luu gia trị lần lượt với chuỗi bit 0001 (có thể tương ứng các trường hop 1001, 1011, 1101, 0101, 1111, 0111, 0011)

2 Các trường hợp mô phỏng kiêm tra đường HL

2.1 Đối với trường hợp đưa giá trị search bịt tương ứng với chuỗi bit 1011

- _ Giá trị search bit đưa vào là chuỗi 1011, tương ứng với chuỗi bít ở các Core cell hàng 3 nên đường HL ở hàng 3 ở mức cao

- _ Do xét luôn cả trường hợp Always match nên chuỗi 1011 đưa vào tương ứng với chuỗi bit ở các Core cell hàng 4 nên đường HL ở hàng 4 ở mức cao

36

- _ Các đường HL của hàng 1,2 ở mức thấp do chuỗi bit đưa vào khác với chuỗi bit tương ứng các giá trị lưu tại Core cell

2.2 Đối với trường hợp đưa giá tri search bit tương ứng với chuỗi bit O11]

» RedHat itemit Sn SE GEE BE #' KMO ORTH!

2.3 Đối với trường hợp đưa giá tri search bịt trơng ứng với chuỗi bit 0001

Fie Edt Yew Mts Hep J 2 OLS DORH HM

x

tay jj tose ¥ one | (5 Red Wat Eaterprtse Ulan 4

bey eh th a Ue esas td ne SU ti

= OMyConpue fH it_rame Capt 95 Tre Naar om_Ts MasraneRs Heb Cidence

3 «tr ep @ A SEGEEEE Hn BORK ORT SES =E=

De 31 2021 Transient Response: i Dec 31, 2021 ‘Trancvent Respaese ñ Dec 12, 2022 ‘Transient Rasoonee R Dec 31, 2021 ‘Trassem Response B